特許
J-GLOBAL ID：200903097885995216
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
薄田 利幸
公報種別：再公表公報
出願番号（国際出願番号）：JP1996003343
公開番号（公開出願番号）：WO1997-019468
出願日： 1996年11月14日
公開日（公表日）： 1997年05月29日
要約：
【要約】半導体基板(1)上に積層された絶縁膜(6、8、10、12)に形成されたトレンチ内に、蓄積電極(19)、キャパシタ絶縁膜(20)およびプレート電極(21)からなるキャパシタが形成され、埋込配線層(9、11)が、キャパシタの下方に形成されている。キャパシタが半導体基板内ではなく、その上方に形成されているためキャパシタを形成できる面積に余裕があり、また、配線層(9、11)をワード母線やセレクト線に使うことにより、配線形成の難しさが緩和される。また、周辺回路領域の配線(34)の下面に接している絶縁膜(32)の上面がメモリセル領域に延在して、キャパシタ(33)の側部に接しているため、周辺回路領域とメモリセル領域の間の段差は著しく減少する。
請求項（抜粋）：
半導体基板と、当該半導体基板の主表面上に積層してに形成された複数の絶縁膜と、ゲート電極、ゲート絶縁膜および上記半導体基板とは導電型が逆な拡散領域を有する電界効果型トランジスタとキャパシタが形成されたメモリセル領域と、周辺回路領域を具備し、上記キャパシタは上記複数の絶縁膜の所望部分を除去さして形成された領域に形成され、所望の上記絶縁膜の上面は、上記周辺回路領域から上記メモリセル領域へ延在して上記キャパシタの側部に接していることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/8242
, H01L 27/108
