薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：岩橋文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-354496
公開番号（公開出願番号）：特開2003-156764
出願日： 2001年11月20日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】従来の薄膜トランジスタアレイ基板の製造方法によれば、ゲート配線が各配線毎にばらばらに形成されているため、以降の工程で静電気がゲート配線に侵入して薄膜トランジスタ特性が劣化し、歩留まりの低下につながる。【解決手段】絶縁性基板上に複数のゲート配線、この複数のゲート配線の各々を接続するゲート配線接続部、および、ゲート電極を設け、これらの上に第1の絶縁膜を設け、ゲート配線接続部、ソース電極、ドレイン電極、およびチャンネル形成領域の上に第2の絶縁膜を設け、ゲート配線及びドレイン電極上にコンタクトホールを設ける際に、ゲート配線接続部上の第1の絶縁膜および第2の絶縁膜をエッチング除去し、露出したゲート配線接続部をエッチングにより除去することで、接続されたゲート配線を分断する製造方法とする。

請求項（抜粋）：

絶縁性基板上に複数のゲート配線、この複数のゲート配線の各々を接続するゲート配線接続部および前記ゲート配線から引出されたゲート電極を設ける工程と、前記絶縁性基板、前記ゲート配線、前記ゲート配線接続部および前記ゲート電極の上に第1の絶縁膜を設ける工程と、前記第1の絶縁膜の上方に、半導体層を設ける工程と、前記ゲート電極の直上におけるチャンネル形成領域以外の部分で互いに対向するよう、ソース電極及びドレイン電極を設ける工程と、前記絶縁性基板、少なくとも前記ゲート配線接続部、前記ソース電極、前記ドレイン電極、および前記チャンネル形成領域の上に第2の絶縁膜を設ける工程と、前記ゲート配線及び前記ドレイン電極上にコンタクトホールを設ける際に、前記ゲート配線接続部上の第1の絶縁膜および第2の絶縁膜をエッチング除去し前記ゲート配線接続部の少なくとも一部を露出する工程と、前記コンタクトホールの上方に画素電極を設ける際に、前記露出したゲート配線接続部をエッチングにより除去し、前記接続されたゲート配線を分断する工程と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。

IPC (6件)：

G02F 1/1368 , G09F 9/00 342 , G09F 9/30 338 , G09F 9/35 , H01L 21/308 , H01L 29/786

FI (7件)：

G02F 1/1368 , G09F 9/00 342 Z , G09F 9/30 338 , G09F 9/35 , H01L 21/308 F , H01L 29/78 623 A , H01L 29/78 612 A

Fターム (59件)：

2H092JA26 , 2H092JB01 , 2H092JB79 , 2H092MA13 , 2H092MA18 , 2H092MA48 , 2H092NA14 , 5C094AA42 , 5C094AA43 , 5C094AA48 , 5C094BA03 , 5C094BA43 , 5C094CA19 , 5C094DA13 , 5C094DB01 , 5C094DB04 , 5C094EA04 , 5C094EA05 , 5C094EA06 , 5C094EA10 , 5C094FA01 , 5C094FA02 , 5C094FB12 , 5C094FB14 , 5C094FB15 , 5C094GB10 , 5F043AA27 , 5F043BB18 , 5F043GG10 , 5F110AA16 , 5F110AA22 , 5F110BB01 , 5F110CC07 , 5F110DD02 , 5F110EE06 , 5F110EE14 , 5F110FF03 , 5F110GG02 , 5F110GG15 , 5F110HK03 , 5F110HK04 , 5F110HK09 , 5F110HK16 , 5F110HK22 , 5F110HK25 , 5F110HL07 , 5F110NN02 , 5F110NN24 , 5F110NN72 , 5F110QQ09 , 5G435AA17 , 5G435BB12 , 5G435BB15 , 5G435BB16 , 5G435CC09 , 5G435HH12 , 5G435HH13 , 5G435HH14 , 5G435KK05

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