特許
J-GLOBAL ID：200903097919552300
アナログ/デジタル変換回路
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2006-006134
公開番号（公開出願番号）：特開2007-189519
出願日： 2006年01月13日
公開日（公表日）： 2007年07月26日
要約：
【課題】小面積化と低消費電力化を図ったアナログ/デジタル変換回路を提供する。【解決手段】本実施形態に係るアナログ/デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、2値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。すなわち、第1増幅部2、第2増幅部4、比較部6の出力部分に合計3段の平均化用の回路が設けられており、各出力部分で発生するオフセットを効果的に低減することができる。これにより各要素回路は比較的小サイズのトランジスタによって構成することが可能になるため、小面積化と低消費電力化を図ることができる。【選択図】図1
請求項（抜粋）：
入力されるアナログ信号をデジタル信号に変換するアナログ/デジタル変換回路であって、
前記アナログ信号と複数の基準信号とのレベル差をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第1増幅部と、
前記第1増幅部から出力される複数の差動信号をそれぞれ増幅し、当該増幅結果に応じた複数の差動信号を出力する第2増幅部と、
前記第2増幅部から出力される複数の差動信号の対をなす信号同士をそれぞれ比較し、当該比較結果に応じた複数の2値信号を出力する比較部と、
前記第1増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第1平均化部と、
前記第2増幅部の出力端子間を接続する複数の平均化用抵抗素子を含んだ第2平均化部と、
前記比較部から出力される複数の2値信号のそれぞれに対して、他の所定数の2値信号との多数決論理演算による平均化処理を行う第3平均化部と
を具備するアナログ/デジタル変換回路。
IPC (2件)：
FI (2件)：
Fターム (9件)：
5J022AA06
, 5J022BA03
, 5J022BA06
, 5J022CA01
, 5J022CB02
, 5J022CF01
, 5J022CF02
, 5J022CF04
, 5J022CG01
