特許

J-GLOBAL ID：200903097983446069

半導体集積回路装置及びその製造方法

発明者： 高田 英典 ,  志波 和佳 ,  谷口 泰弘 ,  石塚 裕康
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2000-191756
公開番号（公開出願番号）：特開2002-009281
出願日： 2000年06月26日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】 保護回路を構成する電界効果トランジスタの占有面積を縮小する。【解決手段】 第1導電型の半導体層の主面に形成された第2導電型のソース領域及びドレイン領域と、前記半導体層の主面上に絶縁膜を介在して形成されたゲート電極とを具備するMISFETで構成された保護回路を有する半導体集積回路装置であって、前記ドレイン領域は、前記ゲート電極からゲート長方向に向かって順次配列された第1半導体領域、第2半導体領域、第3半導体領域及び第4半導体領域を有し、前記第2及び第4半導体領域は、前記第1及び第3半導体領域よりも高い不純物濃度で形成されている。

請求項（抜粋）：

第1導電型の半導体層の主面に形成された第2導電型のソース領域及びドレイン領域と、前記半導体層の主面上に絶縁膜を介在して形成されたゲート電極とを具備するMISFETで構成された保護回路を有する半導体集積回路装置であって、前記ドレイン領域は、前記ゲート電極からゲート長方向に向かって順次配列された第1半導体領域、第2半導体領域、第3半導体領域及び第4半導体領域を有し、前記第2及び第4半導体領域は、前記第1及び第3半導体領域よりも高い不純物濃度で構成されていることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 29/78 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 29/78 301 K ,  H01L 27/04 H ,  H01L 27/08 321 H

Fターム (40件)：

5F038BH07 ,  5F038BH13 ,  5F038BH16 ,  5F038CA05 ,  5F038CA06 ,  5F038EZ01 ,  5F038EZ12 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F040DA23 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EF02 ,  5F040EF11 ,  5F040EF14 ,  5F040EK05 ,  5F040FA05 ,  5F040FB02 ,  5F040FC19 ,  5F048AA02 ,  5F048AB03 ,  5F048AB06 ,  5F048AB07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048CC08 ,  5F048CC15 ,  5F048CC16 ,  5F048CC19 ,  5F048DA25