特許
J-GLOBAL ID：200903098027160536
半導体メモリ装置及びその検査方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-036608
公開番号（公開出願番号）：特開平10-233100
出願日： 1997年02月20日
公開日（公表日）： 1998年09月02日
要約：
【要約】【課題】 強誘電体メモリのアクセストランジスタにおけるディスターブ現象の影響の評価又は検査を効率よく行なえるようにする。【解決手段】 ビット線BL0にドレイン電極が接続され、ソース電極が電源線Vccに接続され、ゲート電極が制御信号φAにより制御されるビット線電位供給トランジスタ31等からなるビット線電位供給回路30と、ワード線WL0にドレイン電極が接続され、ソース電極が電源線Vccに接続され、ゲート電極が制御信号φBにより制御されるワード線電位供給トランジスタ41等からなるワード線電位供給回路40と、互いに並列に接続され、一方の共通電極がセルプレート線CP0に接続され、他方の共通電極が駆動信号φDにより制御され、ゲート電極が制御信号φCにより制御されるセルプレート線電位供給トランジスタ51,52等からなるセルプレート線電位供給回路50とを備えている。
請求項（抜粋）：
半導体基板上に形成されており、それぞれがアクセストランジスタ及び強誘電体キャパシタよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記メモリセルアレイの列方向に延びており、前記複数のメモリセルにおける前記アクセストランジスタのドレイン電極にそれぞれ接続されたビット線と、前記メモリセルアレイの行方向に延びており、前記複数のメモリセルにおける前記アクセストランジスタのゲート電極にそれぞれ接続されたワード線と、前記メモリセルアレイの列方向に延びており、前記複数のメモリセルにおける前記強誘電体キャパシタの反アクセストランジスタ側の電極にそれぞれ接続されたセルプレート線と、前記ビット線に接続され、複数のビット線の電位を所定電位に昇圧するビット線電位昇圧手段と、前記ワード線に接続され、複数のワード線の電位を所定電位に昇圧するワード線電位昇圧手段と、前記セルプレート線に接続され、複数のセルプレート線の電位を所定電位に昇圧するセルプレート線電位昇圧手段と、前記複数のメモリセルのうち選択されたメモリセルに接続されているビット線の電位を検知するビット線電位検知手段とを備えていることを特徴とする半導体メモリ装置。
IPC (5件)：
G11C 29/00 671
, G01R 31/28
, G11C 11/22
, G11C 14/00
, G11C 11/401
G11C 29/00 671 Z
, G11C 11/22
, G01R 31/28 B
, G11C 11/34 352 A
, G11C 11/34 371 A
