特許
J-GLOBAL ID：200903098057438296
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平4-044119
公開番号（公開出願番号）：特開平5-243218
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 絶縁膜に覆われた導電体層(半導体を含む)表面をエッチング工程により選択的に露出させ、露出した導電体層表面に接続する成膜(酸化を含む)を実施する前に、自然酸化膜、ダメージ及び汚染物質等を含む露出した導電体層表面に形成される表面層を完全に除去することができる半導体装置の製造方法を提供する。【構成】 絶縁膜3をエッチングして、シリコン基板1表面に設けられた拡散層2に達するコンタクトホールを形成する。このとき、拡散層2の表面に形成される表面層2aを成膜装置内において3弗化塩素ガスを使用して除去する。次に、同じ成膜装置内で多結晶シリコン膜4を形成する。
請求項（抜粋）：
所定の導電体層上に形成された絶縁膜を有する半導体基板にエッチングを施し、前記導電体層の表面を選択的に露出するエッチング工程と、前記導電体層の露出表面にエッチング工程に不随して形成される表面層を3弗化塩素ガスにより除去する工程と、前記導電体層に接続する膜を形成する成膜工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/3205
, H01L 21/90
