特許

J-GLOBAL ID：200903098057788939

半導体装置の製造方法

発明者： 末永 淳
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-157704
公開番号（公開出願番号）：特開平10-335661
出願日： 1997年05月30日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 ゲート電極等に金属シリサイド膜を自己整合的に形成しつつ、所望のパターンのゲート電極及び特性を有する半導体装置を高い歩留りで製造する。【解決手段】 多結晶シリコン膜34上に反射防止膜としてシリコン窒化酸化膜35を積層させ、シリコン窒化膜37で側壁スペーサを形成する際にシリコン窒化酸化膜35を除去する。シリコン窒化膜37はシリコン窒化酸化膜35よりもエッチング速度が遅いので、側壁スペーサの高さ及び幅の減少を抑制でき、チャネル領域への不純物の横方向拡散を抑制すると共に高融点金属シリサイド膜39を介した多結晶シリコン膜34とシリコン基板31との短絡を防止する。

請求項（抜粋）：

シリコン膜とシリコン窒化酸化膜とをシリコン基体上に順次に積層させる工程と、前記シリコン窒化酸化膜及び前記シリコン膜をゲート電極のパターンに加工する工程と、前記シリコン窒化酸化膜のエッチング速度と同等以下のエッチング速度を有する絶縁膜で前記パターンを覆う工程と、前記シリコン膜上の前記シリコン窒化酸化膜が除去されるまで前記絶縁膜をエッチバックして、この絶縁膜で前記ゲート電極の側壁スペーサを形成する工程と、前記側壁スペーサを形成した後に、前記シリコン膜の露出部及び前記シリコン基体の露出部と金属とを反応させてこれらの露出部に金属シリサイド膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301

FI (2件)：

H01L 29/78 301 P ,  H01L 21/28 301 T