特許

J-GLOBAL ID：200903098098751942

位相調整装置

発明者： 柴山 義明 ,  小形 宏樹 ,  半田 茂夫 ,  吉田 宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-072667
公開番号（公開出願番号）：特開2000-269946
出願日： 1999年03月17日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 本発明は、位相遅延の自動検出及び出力データ位相の一致を効率よく行うことができ、現在の伝送路長を知って支障移転等による伝送路長増加や伝送路長の減少に対応できる位相調整装置を提供することを目的とする。【解決手段】 A系パス、B系パス入力データの書き込み位相を比較した結果から遅い系のパス入力データを選択して第1のメモリ55に書き込み、早い系のパス入力データを選択して第1のメモリより小容量の第2のメモリ56に書き込み、位相比較結果から遅い系の書き込み位相に基づいて前記第1、第2のメモリから同時にデータを読み出す。このため、第2メモリのメモリ容量を第1メモリより小さくすることができ、位相遅延の自動検出及び出力データ位相の一致をハードウエア規模を削減して、効率よく行うことができる。

請求項（抜粋）：

マルチフレームパターンを含み位相が異なる同一データをA系及びB系の異なるパスから供給されて、双方のパスの入力データの位相を同一にして出力する位相調整装置において、A系パス入力データとB系パス入力データそれぞれのマルチフレームの同期検出を行うマルチフレーム同期検出手段と、前記A系パス入力データとB系パス入力データそれぞれの書き込み位相を演算する書込位相演算手段と、前記A系パス入力データとB系パス入力データそれぞれの書き込み位相を比較する位相比較手段と、前記位相比較手段の比較結果から遅い系のパス入力データを選択して第1のメモリに書き込み、早い系のパス入力データを選択して前記第1のメモリより小容量の第2のメモリに書き込む選択書き込み制御手段と、前記位相比較部の比較結果から遅い系の書き込み位相に基づいて前記第1、第2のメモリから同時にデータを読み出す読み出し制御手段とを有することを特徴とする位相調整装置。

IPC (5件)：

H04L 7/00 ,  H04J 3/00 ,  H04J 3/06 ,  H04L 1/22 ,  H04L 7/08

FI (5件)：

H04L 7/00 Z ,  H04J 3/00 R ,  H04J 3/06 Z ,  H04L 1/22 ,  H04L 7/08 A

Fターム (22件)：

5K014AA01 ,  5K014CA02 ,  5K014EA01 ,  5K014FA01 ,  5K014FA10 ,  5K014GA01 ,  5K028AA01 ,  5K028CC02 ,  5K028KK12 ,  5K028NN02 ,  5K028QQ01 ,  5K028SS24 ,  5K047AA03 ,  5K047BB04 ,  5K047HH02 ,  5K047HH12 ,  5K047HH32 ,  5K047KK18 ,  5K047MM24 ,  5K047MM56 ,  5K047MM59 ,  5K047MM63