特許

J-GLOBAL ID：200903098138615303

集積回路配線の論理状態を電子ビーム・テスタによりマッピングする方法および装置

発明者： 中村 隆幸
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-125231
公開番号（公開出願番号）：特開平5-322996
出願日： 1992年05月19日
公開日（公表日）： 1993年12月07日
要約：

【要約】 (修正有)【目的】 システムトリガに同期してピクセルクロックを発生する電子ビームテスタによるマッピングを提供する。【構成】 システムトリガを受信して初期設定されている遅延量を付与された遅延パルスを発生する位相制御回路10を具備し、遅延パルスの受信に同期してピクセルクロックを発生するマルチパルス発生回路20を具備し、ピクセル信号および電子ビームのスキャンコイル42を駆動するスキャン信号を発生するスキャン制御回路50を具備し、集積回路60から発生される2次電子を電気信号に変換する検出回路70を具備し、画像データを発生する信号処理/画像処理回路80を具備し、画像データをビデオ信号に変換するピクチャ制御回路90を具備する集積回路配線の論理状態を電子ビームテスタによりマッピングする装置。

請求項（抜粋）：

電子ビーム・テスタに供給されるシステム・トリガに同期してピクセル・クロックを発生することを特徴とする集積回路配線の論理状態を電子ビーム・テスタによりマッピングする方法。

IPC (3件)：

G01R 31/318 ,  G01R 31/302 ,  H01L 21/66

FI (2件)：

G01R 31/28 A ,  G01R 31/28 L