特許

J-GLOBAL ID：200903098174915135

CMOS論理回路

発明者： 野村 昌弘 ,  山品 正勝
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-162867
公開番号（公開出願番号）：特開平11-017523
出願日： 1997年06月19日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】遅延が小さく高速動作が可能であり、かつリーク電流の増加がないCMOS論理回路を提供する。【解決手段】CMOSインバータを構成するPMOSトランジスタP1及びNMOSトランジスタN1の各ゲートと対応するバックゲート間に基板結合容量Cc1,Cc2を設けることにより、入力信号1の立ち上がりでPMOSトランジスタP1のしきい値を高くNMOSトランジスタN1のしきい値を低くし、入力信号1の立ち下がりでPMOSトランジスタP1のしきい値を低くNMOSトランジスタN1のしきい値を高くできるため、CMOSインバータの遅延を小さくすることができる。また、オンからオフへ状態が変化するトランジスタのしきい値を高くすることで、リーク電流の増加を抑制することができる。

請求項（抜粋）：

第1及び第2の結合容量をゲートと対応するバックゲート間にそれぞれ接続したPMOSトランジスタとNMOSトランジスタとを備え、前記各ゲートに入力する信号の立ち上がり時に前記PMOSトランジスタ及びNMOSトランジスタを構成する各基板電圧を高くし、記各ゲートに入力する信号の立ち下がり時に前記PMOSトランジスタ及びNMOSトランジスタを構成する各基板電圧を低くさせることを特徴とするCMOS論理回路。

IPC (4件)：

H03K 19/0948 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/094

FI (3件)：

H03K 19/094 B ,  H01L 27/04 B ,  H03K 19/094 D