特許
J-GLOBAL ID：200903098180011477
ホールドタイムエラー除去方式
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-048017
公開番号（公開出願番号）：特開平9-218888
出願日： 1996年02月09日
公開日（公表日）： 1997年08月19日
要約：
【要約】【課題】ホールドタイムエラーを自動で除去し設計工数の削減と高集積化を計る。【解決手段】クロックスキュウ算出手段により求められたクロックスキュウを考慮して、パス遅延解析手段が配置配線結果に基づくパス遅延解析を行い、パスのホールドタイムエラーをホールドタイムエラー検出手段が検出し、ディレイゲート挿入手段がエラーを起こしているパス上のネットに対して最大遅延時間エラーを起こさない範囲でホールドタイムエラーを回避可能なディレイゲートを選択し挿入して、ディレイゲート配置手段がそのディレイゲートをホールドタイムエラー回避可能な位置に配置し、インクリメンタル配線手段がディレイゲートの配置によって変更の必要が生じるネットについて再配線を行う事により、必要最小限のディレイゲートの追加でホールドタイムエラーを除去した配置配線結果を自動で得る。
請求項（抜粋）：
LSI、PWB等のレイアウト設計において、回路を構成するブロック間の論理接続情報、ブロックの配置結果やブロック間接続の配線結果の物理情報、遅延解析に必要なブロック内部遅延や配線遅延計算用パラメータ等の遅延情報を入力する論理/ライブラリ入力手段と、回路の目標性能を規定するパスの、最小遅延時間制限、及び最大遅延時間制限からなる、遅延時間制限値を入力するパス遅延制約入力手段と、パスの遅延解析を行うパス遅延解析手段と、クロックネットを構成するパスを抽出し前記パス遅延解析手段を用いてクロックスキュウを求めるクロックスキュウ算出手段と、前記パス遅延解析手段を用いて、前記クロックスキュウ算出手段により求められたクロックスキュウを考慮したパス遅延解析を行いホールドタイムエラー(すなわち最小遅延時間エラー)を起こしているパスを検出するホールドタイムエラー検出手段と、前記ホールドタイムエラー検出手段により検出されたホールドタイムエラーを起こしているパス上のネットに対して、最大遅延時間エラーを起こさない範囲でホールドタイムエラーを除去可能なディレイゲートを選択し挿入するディレイゲート挿入手段と、前記ディレイゲート挿入手段により挿入されたディレイゲートをホールドタイムエラー回避可能な位置に配置するディレイゲート配置手段と、挿入されたディレイゲートの配置によって変更の必要が生じるネットについて再配線を行うインクリメンタル配線手段と、配置配線結果を出力する出力手段と、前記各手段を制御する制御手段と、を有することを特徴とするホールドタイムエラー除去方式。
IPC (2件)：
FI (3件)：
G06F 15/60 656 D
, G06F 15/60 658 K
, H01L 21/82 C
