特許
J-GLOBAL ID：200903098207032722

クロック分周回路

発明者：
長谷川 浩一

長谷川 浩一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 丸島 敏一
公報種別：公開公報
出願番号（国際出願番号）：特願2004-339353
公開番号（公開出願番号）：特開2006-148807
出願日： 2004年11月24日
公開日（公表日）： 2006年06月08日
要約：
【課題】 クロック信号を任意の分周比率で分周し所望の周波数のクロック信号を発生させる。【解決手段】 加算器108は分子設定値Nとレジスタ109からの前回の加算結果を入力し、加算した結果を示す出力信号115を減算器116に出力する。セレクタ107は、レジスタ109の出力110の最上位ビットを示す出力信号111の値に応じて分母設定値Dと値「0」のいずれか一方を減算器116に供給する。減算器116は減算結果を示す出力信号106をレジスタ109に出力する。レジスタ109は出力信号106の値を記憶し、入力クロック信号102に同期して出力する。ラッチ113は入力クロック信号に応じて出力信号111を入力し、出力する。論理積回路114は、出力信号111と入力クロック信号の論理積を演算し、演算結果に対応する出力クロック信号を出力する。【選択図】 図1
請求項（抜粋）：
入力クロック信号に同期して入力信号を記憶する記憶手段と、 前記記憶手段に記憶されている値と分子設定値とを加算した第1の値または前記第1の値から分母設定値を減算した第2の値のいずれか一方を前記入力信号として供給する供給手段と、 前記記憶手段に記憶されている値の最上位ビットを前記入力クロック信号に同期して保持する保持手段と、 前記保持手段に保持された値と前記入力クロック信号との論理積を生成して出力クロック信号として出力する論理積生成手段とを具備し、 前記供給手段は、前記記憶手段に記憶されている値の最上位ビットに基づいて前記第1の値または前記第2の値のいずれか一方を前記入力信号として供給することを特徴とするクロック分周回路。
IPC (3件)：
H03K 21/00 ,  H03K 23/64 ,  G06F 1/08
FI (3件)：
H03K21/00 C ,  H03K23/64 F ,  G06F1/04 320A
Fターム (5件)：
5B079BA03 ,  5B079BB04 ,  5B079BC10 ,  5B079DD03 ,  5B079DD13
引用特許：
出願人引用 (3件)
  • クロック信号発生回路
    公報種別：公開公報   出願番号：特願平11-304216   出願人：横河電機株式会社
  • 特開平1-099322
  • 特開昭62-225027

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