特許

J-GLOBAL ID：200903098260536180

不揮発性半導体記憶装置およびその製造方法

発明者： 寺本 茂樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-065108
公開番号（公開出願番号）：特開2000-260966
出願日： 1999年03月11日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】ゲート間絶縁膜に対して酸化が加えられることなく、ゲート間絶縁膜の薄膜化を可能とした不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】同一基板上に形成された周辺回路トランジスタとメモリトランジスタとを有するスタックドゲート型の不揮発性半導体記憶装置であって、前記周辺回路トランジスタは、基板上に絶縁膜を介して形成された少なくとも一つのゲート電極を有し、該ゲート電極は、基板側から第1の導電層及び第3の導電層の積層構造を有し、前記メモリトランジスタは、基板上に絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上にゲート間絶縁膜を介して形成された制御ゲート電極とを有し、前記浮遊ゲート電極は第1の導電層を有し、前記制御ゲート電極は、基板側から第2の導電層及び第3の導電層の積層構造を有する不揮発性半導体記憶装置、及びその製造方法。

請求項（抜粋）：

同一基板上に形成された周辺回路トランジスタとメモリトランジスタとを有するスタックドゲート型の不揮発性半導体記憶装置であって、前記周辺回路トランジスタは、基板上に絶縁膜を介して形成され、基板側から第1の導電層及び第3の導電層の積層構造を有する少なくとも一つのゲート電極を有し、前記メモリトランジスタは、基板上に絶縁膜を介して形成された第1の導電層を有する浮遊ゲート電極と、前記浮遊ゲート電極上にゲート間絶縁膜を介して形成され、基板側から第2の導電層及び第3の導電層の積層構造を有する制御ゲート電極とを有する、不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371

Fターム (41件)：

5F001AA06 ,  5F001AA09 ,  5F001AA43 ,  5F001AA60 ,  5F001AA63 ,  5F001AB08 ,  5F001AB09 ,  5F001AD44 ,  5F001AD62 ,  5F001AF07 ,  5F001AG02 ,  5F001AG12 ,  5F001AG21 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083EP52 ,  5F083EP55 ,  5F083EP56 ,  5F083EP57 ,  5F083EP63 ,  5F083ER21 ,  5F083GA05 ,  5F083GA09 ,  5F083GA21 ,  5F083GA22 ,  5F083GA30 ,  5F083HA02 ,  5F083JA04 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083NA02 ,  5F083PR21 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR56 ,  5F083ZA07