特許

J-GLOBAL ID：200903098269745105

不揮発性記憶装置

発明者： 中川原 明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平3-218425
公開番号（公開出願番号）：特開平5-055530
出願日： 1991年08月29日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】 配線抵抗及び寄生容量の増大を抑えることを可能にして、メモリセルの高密度化と高集積化並びにアクセスの高速化を図る。【構成】 行列状に配列されるメモリセルM(M1 ,M2 ・・・M7 ・・・)と、行選択のためのワード線W1 〜Wnと、副ビット線B(B12,B21,B22,B31)と、副カラム線C(C11,C12,C21,C22)と、列選択回路1,ビット線選択回路2及びカラム線選択回路3を具備し、ワード線W1〜Wnを各メモリセルMの行毎に共通とされるゲートに兼用させ、更に、列選択回路1によって、副ビット線Bと副カラム線Cからなる群を選択し、ビット線選択回路2によって、各群の中での偶数番目又は奇数番目の副ビット線Bを選択して主ビット線B1 ,B2 ,B3 のいずれかに接続し、カラム線選択回路3によって、各群の中での偶数番目又は奇数番目の副カラム線Cを選択して主カラム線C1 ,C2 のいずれかに接続する。

請求項（抜粋）：

行列状に配列された、浮遊ゲートと制御ゲートとが積層されてなる不揮発性記憶素子からなるメモリセルと、上記メモリセルの各行毎に共通とされ、かつ上記不揮発性素子のゲート電極を兼ねるワード線と、上記ワード線に略直交して配置され、上記メモリセルの各列の上記不揮発性素子で共通にソース及びドレインの一方とされ、かつ隣接するメモリセル列の一方と共通にデータ読み出しに用いられるビット線と、上記各ビット線の間に該ビット線と交互に配置されるように夫々略平行して配され、かつ隣接するメモリセル列の他方と共通に用いられ、各メモリセル列の上記不揮発性素子の他方とされるカラム線と、夫々複数本の上記ビット線と上記カラム線からなる群を選択する第1の選択手段と、上記各群の中での上記ビット線を選択する第2の選択手段と、上記各群の中での上記カラム線を選択する第3の選択手段を有することを特徴とする不揮発性記憶装置。

IPC (2件)：

H01L 27/115 ,  G11C 16/02

FI (2件)：

H01L 27/10 434 ,  G11C 17/00 307 A