特許

J-GLOBAL ID：200903098271421716

情報処理装置におけるレジスタの読出制御方式

発明者： 中田 達己
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-304895
公開番号（公開出願番号）：特開平5-143328
出願日： 1991年11月20日
公開日（公表日）： 1993年06月11日
要約：

【要約】【目的】 情報処理装置における汎用レジスタの読出制御方式に関し、演算処理の低下を来すことなくレジスタの読出ポート数を削減する。【構成】 パイプライン処理により複数の命令を並列して逐次実行する際に、レジスタファイル(REG)と、一時格納レジスタ(CR)と、セレクタ(SEL)と、演算回路(1)と、レジスタキャッシュパス(RCPS)と、一致検出回路(COMP)とを有する構成として、この一致検出回路(COMP)において、前命令の一時格納レジスタ(CR)の保持データと後続命令でのオペランドとの一致を検出した場合には、前記セレクタ(SEL)を制御してセレクタの入力として前記レジスタキャッシュパス(RCPS)を選択し、前記一時格納レジスタ(CR)の保持データをレジスタキャッシュパス(RCPS)を経由して当該一時格納レジスタ(CR)に直接帰還入力するようにした。

請求項（抜粋）：

命令の一部にオペランドとなるレジスタデータを選択するための情報を有し、パイプライン処理の情報処理装置において、前記レジスタデータを記憶するレジスタファイル(REG)と、このレジスタファイル(REG)から出力されたレジスタデータを一時格納する一時格納レジスタ(CR)と、データを取り込んで演算処理を行う演算回路(1)と、前記レジスタファイル(REG)と演算回路(1)との間に介装された演算入力セレクタ(SEL)と、前記一時格納レジスタ(CR)の出力と前記演算入力セレクタ(SEL)の入力を結ぶレジスタキャッシュパス(RCPS)と、一時格納レジスタ(CR)に格納されたデータと、後続命令が使用するレジスタデータとの一致を検出する一致検出回路(COMP)とを有し、前記一致検出回路(COMP)は、一時格納レジスタ(CR)の保持データが後続命令で使用されるデータと一致する場合には、演算入力セレクタ(SEL)を制御して該セレクタの入力として前記レジスタキャッシュパス(RCPS)を選択し、前記一時格納レジスタ(CR)のレジスタデータがレジスタキャッシュパス(RCPS)を経由して演算回路(1)に入力されるようにしたことを特徴とする情報処理装置におけるレジスタの読出制御方式。

IPC (3件)：

G06F 9/34 330 ,  G06F 9/38 310 ,  G06F 9/38 370

引用特許：

審査官引用 (3件)

• 特開昭62-189535
  
• 特開平3-218523
  
• 特開平3-055642