特許
J-GLOBAL ID：200903098272377397
半導体論理回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-184738
公開番号（公開出願番号）：特開2001-016092
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 CMOS論理回路におけるトランジスタの配置構成と、制御信号の入力方法を改善し、CMOS論理回路の遅延時間の短縮化を図る。【解決手段】 入力用トランジスタ、或は参照用トランジスタを、判定用トランジスタより電源に近い側に設けることと、相補出力ノード(Q,/Q)の各々を独立に活性化する判定用トランジスタを各々設け、各々独立した制御信号で駆動する。【効果】 本発明により、制御信号φ2を制御信号φ1より速いタイミングで入力することができ、CMOS論理回路の遅延時間の短縮化が図られる。
請求項（抜粋）：
第1の電位と第1の結節点との間に設けられる第1の負荷と、第1の電位と第2の結節点との間に設けられる第2の負荷と、第1の結節点と第2の電位との間に設けられる第1の回路と、第2の結節点と第2の電位との間に設けられる第2の回路と、を有する半導体論理回路であって、上記第1の負荷は、ソース・ドレイン経路が上記第1の電位と第1の結節点との間に設けられ、ゲートが第1の制御信号か第3の制御信号に接続される電界効果トランジスタと、ソース・ドレイン経路が第1の電位と第1の結節点との間に設けられ、ゲートが上記第2の結節点に接続される電界効果トランジスタとを有し、上記第2の負荷は、ソース・ドレイン経路が上記第1の電位と第2の結節点との間に設けられ、ゲートが第2の制御信号か第4の制御信号に接続される電界効果トランジスタと、ソース・ドレイン経路が第1の電位と第2の結節点との間に設けられ、ゲートが上記第1の結節点に接続される電界効果トランジスタとを有し、上記第1の回路は、入力端子が上記第1の制御信号に接続される第1の論理回路の電流経路と、入力端子が入力信号に接続される第2の論理回路の電流経路とが直列に接続されて成る回路を有し、及び、上記第2の回路は、ゲートが上記第2の制御信号に接続される判定用電界効果トランジスタのソース・ドレイン経路と、入力端子が上記第1の結節点に接続される第3の論理回路の電流経路とが直列に接続されて成る回路を有する、半導体論理回路。
Fターム (11件)：
5J056AA03
, 5J056BB07
, 5J056CC19
, 5J056DD13
, 5J056DD29
, 5J056EE07
, 5J056FF07
, 5J056FF08
, 5J056FF10
, 5J056GG09
, 5J056KK01
