特許
J-GLOBAL ID：200903098317641716
クロックスキュー補正回路、及び半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平5-085329
公開番号（公開出願番号）：特開平6-273478
出願日： 1993年03月20日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 本発明の目的は、クロックスキューを低減することにある。【構成】 クロック信号を供給するためのパスSL11〜SL31に対応して帰還パスRL11〜RL31を設け、この帰還パス及び供給パスのそれぞれに、遅延時間を増減可能に形成された可変遅延回路106、108、109を設け、そして、伝達されたクロック信号の位相ずれを検出するための位相比較回路102を設け、さらに、位相ずれ検出結果に基づいて、可変遅延回路106、108、109、111、112、114での信号遅延時間を調整するための制御回路101を設ることにより、帰還パスの信号波形に基づいて、クロック分配系におけるクロック信号の位相ずれを補正する。
請求項（抜粋）：
クロック信号を供給するためのクロック供給パスに対応して形成されたクロック帰還パスと、このクロック帰還パス及び上記クロック供給パスのそれぞれに設けられ、クロック信号の遅延時間を増減可能に形成されたクロック遅延手段と、上記クロック帰還パスを介して伝達されたクロック信号の位相ずれを検出するための位相ずれ検出手段と、この位相ずれ検出結果に基づいて、上記クロック遅延手段でのクロック信号遅延時間を調整するための制御手段とを含むことを特徴とするクロックスキュー補正回路。
IPC (2件)：
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