特許

J-GLOBAL ID：200903098320226231

半導体装置の製造方法

発明者： 按田 義治 ,  松野 年伸 ,  西井 勝則 ,  井上 薫 ,  柳原 学 ,  田邊 充
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-111682
公開番号（公開出願番号）：特開平11-307549
出願日： 1998年04月22日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 i線ステッパを用いて高スループットで且つEB露光並みに微細なパターニングを行なえるようにする。【解決手段】 基板11上に、EB露光用の第1のレジスト膜13とバッファ膜14とi線露光用の第2のレジスト膜15とを順次塗布し、その後、第2のレジスト膜15及びバッファ膜14にパターンニングを行なって第1の開口部15aを形成する。次に、第2のレジスト膜15をマスクとして第1のレジスト膜13に対してドライエッチングを行なって、第1のレジスト膜13に第2のレジスト膜15のパターンが転写された第2の開口部13aを形成する。次に、第1のレジスト膜13の全面に、該第1のレジスト膜13とミキシング層17を形成する化学増幅型の第3のレジスト膜16を塗布する。これにより、第2の開口部13aの壁面がミキシング層17に覆われて該第2の開口部13aの開口幅が縮小される。

請求項（抜粋）：

半導体基板の上に、頂部と該頂部から下方に延びる脚部とからなるT型のゲート電極を形成する半導体装置の製造方法であって、前記半導体基板の上に紫外線に対して反応しない第1のレジスト膜を塗布する工程と、前記第1のレジスト膜の上に、該第1のレジスト膜と該第1のレジスト膜の上に塗布される第2のレジスト膜とが互いに混合することを防止するバッファ膜を形成する工程と、前記バッファ膜の上に紫外線に対して反応する前記第2のレジスト膜を塗布する工程と、前記第2のレジスト膜に対して紫外線を照射することにより、前記第2のレジスト膜をパターンニングした後、パターンニングされた前記第2のレジスト膜を現像することにより、前記第2のレジスト膜に第1の開口部を形成する工程と、前記バッファ膜における前記第2のレジスト膜の前記第1の開口部に露出する領域を除去する工程と、前記第2のレジスト膜及びバッファ膜をマスクとして前記第1のレジスト膜に対してエッチングを行なうことにより、前記第1のレジスト膜に前記第2のレジスト膜の前記第1の開口部が転写された第2の開口部を形成する工程と、前記第2のレジスト膜及びバッファ膜を除去した後、前記半導体基板の上に全面にわたって紫外線に対して反応する第3のレジスト膜を塗布することにより、前記第1のレジスト膜と前記第3のレジスト膜との界面に、該第1のレジスト膜と該第3のレジスト膜とが混合してなるミキシング層を形成する工程と、前記第3のレジスト膜に対して紫外線を照射することにより、前記第3のレジスト膜をパターンニングした後、パターンニングされた前記第3のレジスト膜を現像することにより、前記第3のレジスト膜に前記ゲート電極の頂部形成領域となる上層開口部を形成すると共に、前記第1のレジスト膜の前記第2の開口部の壁面が前記ミキシング層により覆われ、前記ゲート電極の脚部形成領域となる下層開口部を形成する工程と、前記半導体基板の上における前記下層開口部及び上層開口部に導体膜を充填することにより、前記導体膜からなるT型のゲート電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 21/027

FI (4件)：

H01L 29/80 F ,  H01L 21/28 F ,  H01L 21/30 541 Z ,  H01L 21/30 576