特許

J-GLOBAL ID：200903098371813352

半導体装置

発明者： 川口 雄介 ,  安原 紀夫 ,  中川 明夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186545
公開番号（公開出願番号）：特開2001-015742
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 オン抵抗の低いMOSFETを提供する。【解決手段】 第1導電型ドレイン層3と第1導電型ソース層4の間の半導体基板1表面に、ドレイン-ソース間方向にほぼ平行な方向に形成された溝5と、半導体基板1表面および溝5の表面に形成されたゲート絶縁膜6と、ゲート絶縁膜6上に形成されたゲート電極7と、第2導電型ドレイン層にコンタクトするドレイン電極8と、第2導電型ソース層4にコンタクトするソース電極9とを具備し、溝5のソース側端からソース電極9までの距離が、半導体基板表面上のゲート電極7部分のソース側端からソース電極9までの距離よりも短いことを特徴とする半導体装置。本発明によれば、素子長を短くできるため、同じ素子のオン抵抗で面積を小さくできる。

請求項（抜粋）：

半導体基板と、前記半導体基板表面に形成された第2導電型ウェル層と、この第2導電型ウェル層と異なる前記半導体基板表面に選択的に形成された第1導電型ドレイン層と、前記第2導電型ウェル層表面に選択的に形成された第1導電型ソース層と、前記第1導電型ドレイン層と前記第1導電型ソース層の間の前記半導体基板表面に、ドレイン-ソース間方向にほぼ平行な方向に形成された溝と、前記第1導電型ドレイン層と前記第1導電型ソース層の間の前記半導体基板表面および前記溝の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2導電型ドレイン層に電気的にコンタクトするドレイン電極と、前記第2導電型ソース層と前記第1導電型ウェル層に電気的にコンタクトするソース電極とを具備し、前記溝のソース側端から前記ソース電極までの距離が、前記半導体基板表面上の前記ゲート電極部分のソース側端から前記ソース電極までの距離よりも短いことを特徴とする半導体装置。

FI (2件)：

H01L 29/78 301 W ,  H01L 29/78 301 V

Fターム (6件)：

5F040DA22 ,  5F040EB01 ,  5F040EB13 ,  5F040EC16 ,  5F040EC20 ,  5F040EF18