特許

J-GLOBAL ID：200903098426992073

半導体集積回路

発明者： 清水 宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-057650
公開番号（公開出願番号）：特開平8-254570
出願日： 1995年03月16日
公開日（公表日）： 1996年10月01日
要約：

【要約】【目的】 内蔵するマクロセルの観測が容易、短時間且つ確実に行える半導体集積回路を提供する。【構成】 複数のマクロセル(RAM等)R1 、R2 、...を含む半導体集積回路(例えば、スタンダードセル等のASIC)100において、外部端子(DI /DO )との間で所定のビット数からなるテスト用データの入力を行い及びマクロセルから読出された出力データを外部端子に出力する入出力部I1 、O1 を備え、マクロセル毎には、入出力部から入力されたテスト用データをマクロセルに供給し、マクロセルから出力された出力用データを入出力部に転送するテスト専用回路(例えば、パラレル入出力可能なシフトレジスタ)I2 、I3 、...、O2 、O3 、...を備えて構成される。

請求項（抜粋）：

複数のマクロセルを含む半導体集積回路において、外部端子との間で所定のビット数からなるテスト用データの入力を行い及び前記マクロセルから読出された出力データを前記外部端子に出力する入出力部を備え、前記マクロセル毎には、前記入出力部から入力されたテスト用データを前記マクロセルに供給し、前記マクロセルから出力された出力用データを前記入出力部に転送するテスト専用回路を各々備えたことを特徴とする半導体集積回路。

IPC (2件)：

G01R 31/28 ,  H01L 21/82

FI (3件)：

G01R 31/28 V ,  G01R 31/28 G ,  H01L 21/82 B