PLLシンセサイザ回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-166276
公開番号（公開出願番号）：特開平9-093125
出願日： 1996年06月26日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】周波数範囲の広いPLLシンセサイザ回路において、高周波数帯域と低周波数帯域の各周波数間のロックタイムおよびノイズ特性の変動を抑制する。【解決手段】分周比設定データDFから生成した制御データEFにより、チャージポンプ電流制御回路8のチャージポンプ制御電流PFを制御して、チャージポンプ回路3が生成するチャージポンプ信号Pの電流値を可変制御する。

請求項（抜粋）：

出力周波数を設定する周波数設定データが入力され、前記出力周波数を発生する電圧制御発振器と、前記電圧制御発振器の発信周波数を制御するチャージポンプ電流を生成するチャージポンプ回路とを少なくとも備えるPLLシンセサイザ回路において、前記周波数設定データにより前記チャージポンプ回路の前記チャージポンプ電流の電流値を調整することを特徴とするPLLシンセサイザ回路。

IPC (4件)：

H03L 7/18 , H03L 7/093 , H03L 7/107 , H04N 5/44

FI (4件)：

H03L 7/18 Z , H04N 5/44 K , H03L 7/08 E , H03L 7/10 E

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