PLLシンセサイザの間欠動作制御回路

発明者：
出願人/特許権者： ,
代理人 (1件)：恩田博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-283076
公開番号（公開出願番号）：特開2001-111420
出願日： 1999年10月04日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】パワーセーブ解除後に内部回路を速やかに動作させることのできるPLLシンセサイザの間欠動作制御回路を提供すること。【解決手段】間欠動作制御回路31の第1解除信号生成回路32は、基準信号FRARと比較信号FPARの位相差が所定の時間内に入った場合に第1内部パワーセーブ解除信号PSRS1を生成する。第2解除信号生成回路33は、比較分周器22又は基準分周器23の出力信号を検出して、第2内部パワーセーブ解除信号PSRS2を生成する。優先回路34は、第2解除信号生成回路33と、第1及び第2内部パワーセーブ解除信号PSRS1.PSRS2の早いほうを優先し、その優先信号にて内部回路のパワーセーブ状態を解除するパワーセーブ解除信号PSRSを生成する。

請求項（抜粋）：

基準信号を分周する基準分周器からの基準分周信号と比較信号を分周する比較分周器からの比較分周信号の位相を比較する位相比較器を、パワーセーブ信号に応答して間欠動作させるPLLシンセサイザの間欠動作制御回路であって、前記基準信号と比較信号の位相差が所定の時間内に入った場合に第1内部パワーセーブ解除信号を生成する第1解除信号生成回路と、前記基準分周信号又は比較分周信号を検出して、第2内部パワーセーブ解除信号を生成する第2解除信号生成回路と、前記第1及び第2内部パワーセーブ解除信号の早いほうを優先し、その優先信号にて内部回路のパワーセーブ状態を解除するパワーセーブ解除信号を生成する優先回路と、を備えたことを特徴とする間欠動作制御回路。

IPC (3件)：

H03L 7/18 , H03L 7/10 , H04B 7/26

FI (3件)：

H03L 7/18 Z , H03L 7/10 A , H04B 7/26 X

Fターム (24件)：

5J106CC01 , 5J106CC24 , 5J106CC38 , 5J106CC41 , 5J106CC52 , 5J106CC53 , 5J106CC58 , 5J106DD09 , 5J106DD32 , 5J106DD42 , 5J106DD43 , 5J106DD48 , 5J106EE10 , 5J106GG09 , 5J106HH09 , 5J106KK33 , 5J106KK40 , 5J106PP03 , 5J106QQ09 , 5J106QQ12 , 5J106RR12 , 5K067AA43 , 5K067BB04 , 5K067EE02

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