特許
J-GLOBAL ID：200903098531655546
薄膜トランジスタの製法
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-075467
公開番号（公開出願番号）：特開平9-266314
出願日： 1996年03月29日
公開日（公表日）： 1997年10月07日
要約：
【要約】【課題】 オン抵抗を低減しうる薄膜トランジスタを歩留りよく提供する。【解決手段】 (a)少なくとも表面が絶縁性を有する基板上に少なくとも1層からなるゲート電極膜1を設けたのち、該ゲート電極膜上にゲート絶縁膜2および半導体i層3を順に形成し、(b)前記半導体i層を島状にパターン加工し、(c)前記半導体i層の上面および側面にイオン注入して当該イオン注入する領域のみを半導体n層5とし、(d)該半導体n層および前記ゲート絶縁膜の露出している部分を覆うようにソースドレイン電極膜7を形成し、(e)前記半導体i層が露出するように前記半導体n層、および前記ソースドレイン電極膜をエッチング除去する薄膜トランジスタの製法であって、前記(c)工程において、前記半導体i層の上面に対して斜め上の方向からイオン注入して前記半導体n層を形成する。
請求項（抜粋）：
(a)少なくとも表面が絶縁性を有する基板上にゲート電極膜を設けたのち、該ゲート電極膜上に少なくとも1層からなるゲート絶縁膜および半導体i層を順に形成し、(b)前記半導体i層を島状にパターン加工し、(c)前記半導体i層の上面および側面にイオン注入して当該イオン注入する領域のみを半導体n層とし、(d)該半導体n層および前記ゲート絶縁膜の露出している部分を覆うようにソースドレイン電極膜を形成し、(e)前記半導体i層が露出するように前記半導体n層および前記ソースドレイン電極膜をエッチング除去する薄膜トランジスタの製法であって、前記(c)工程において、前記半導体i層の上面に対して斜め上の方向からイオン注入して前記半導体n層を形成することを特徴とする薄膜トランジスタの製法。
IPC (4件)：
H01L 29/786
, H01L 21/336
, G02F 1/136 500
, H01L 21/265
H01L 29/78 616 L
, G02F 1/136 500
, H01L 21/265 Z
, H01L 21/265 V
, H01L 29/78 614
, H01L 29/78 616 U
, H01L 29/78 627 E
