メモリ制御装置及び情報処理システム

発明者： , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-124697
公開番号（公開出願番号）：特開平8-320824
出願日： 1995年05月24日
公開日（公表日）： 1996年12月03日
要約：

【要約】【目的】複数バンク構成のメモリに対するリード時及びライト時の両方の場合に高速なデータ転送を可能とする。【構成】メモリ制御装置は、ライト時とリード時でアクセス順次を切り換え、ライト時はインターリーブによりメモリを構成する各バンクに交替で書き込み、リード時は各バンク毎に該バンクに対するカラムアドレスストローブ信号をクロッキングして該バンクから連続して読み出す動作を各バンクに対して順番に行う。これにより、ライト時にはページライトサイクル時間よりも短い周期でのライトが可能になる。また、リード時には、インターリーブをせずにページリードで同一バンクのメモリを連続してアクセスすることができるので、高速にリードアクセスを行うことができる。

請求項（抜粋）：

中央処理装置と、複数のバンクから構成されるメモリと、該メモリを制御するメモリ制御装置と、前記中央処理装置、前記メモリ及び前記メモリ制御装置が接続されるバスとを有する情報処理システムにおけるメモリ制御装置であって、前記メモリは、ページモードのアクセスモードを有し、前記メモリ制御装置は、インターリーブにより前記メモリを構成する前記複数のバンクの各バンクに交替で書き込んで前記メモリに対するライトを行うインターリーブ書き込み手段と、前記複数のバンクの各バンク毎に前記ページモードで連続して読み出す動作を、各バンクに対して順番に行うことにより前記メモリに対するリードを行うページモード読み出し手段と、前記中央処理装置からの前記バスを経由しての前記メモリに対するアクセスに応じて、該アクセスがライトアクセスならば前記インターリーブ書き込み手段を用い、リードアクセスならば前記ページモード読み出し手段を用いるアクセス順序切り換え手段とを有することを特徴とするメモリ制御装置。

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