特許

J-GLOBAL ID：200903098611540901

メモリアクセス装置

発明者： 飯野 秀之 ,  高橋 宏政
出願人/特許権者： 富士通株式会社
代理人 (1件)： 大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-310298
公開番号（公開出願番号）：特開平5-233441
出願日： 1992年11月19日
公開日（公表日）： 1993年09月10日
要約：

【要約】 (修正有)【目的】 中央処理装置とは独立にメモリへのアクセスを行うメモリアクセス装置に関し、2次キャッシュメモリから1次キャッシュメモリに対してキャッシュメモリエントリの無効化を要求する場合に、バスの競合を発生することなく1次キャッシュメモリの主記憶装置に対する一貫性を保つことができ、また、バスアービトレーションを必要としないようにする。【構成】 メモリアクセス装置において、第1のバッファ記憶手段あるいは第2のバッファ記憶手段の少なくとも一方をアクセスするアドレスを生成するアドレス生成手段と、第1のバスへ該アドレスを出力する出力制御手段と、第1のバスのバス権を獲得している時に、第2のバッファ記憶手段より第1のバッファ記憶手段に対するアクセス要求が起こった場合、出力制御手段の出力をアイドル状態とする制御手段とを有する。

請求項（抜粋）：

中央処理装置(22)が有し第1のバス(28)より少なくともアクセスされる第1のバッファ記憶手段(23)と第2のバッファ記憶手段(24)とを接続する前記第1のバス(28)に接続され、第2のバッファ記憶手段(24)、中央処理装置(22)と独立してアクセスするメモリアクセス装置(21)において、前記第1のバッファ記憶手段(23)あるいは第2のバッファ記憶手段(24)の少なくとも一方をアクセスするアドレスを生成するアドレス生成手段(11)と、前記第1のバス(28)のバス権を獲得している時に前記第1のバス(28)へ前記アドレスを出力し、前記第2のバッファ記憶手段(24)より前記第1のバッファ記憶手段(23)に対するアクセス要求が起こった場合、前記第1のバス(28)への出力をアイドル状態とする出力制御手段(12)とを有することを特徴とするメモリアクセス装置。

IPC (2件)：

G06F 12/08 ,  G06F 12/08 310