特許
J-GLOBAL ID：200903098639087560
半導体集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-031980
公開番号（公開出願番号）：特開平10-229133
出願日： 1997年02月17日
公開日（公表日）： 1998年08月25日
要約：
【要約】【課題】 低濃度埋め込み層を形成することによりP型MOSの高速化を図ると共に、N型入出力トランジスタの静電破壊耐量を増大し、工程の簡略化を図る。【解決手段】 ゲート電極27を形成し、NMOS23とN型の入出力MOS24のソース・ドレイン領域29、32を形成する。PMOS21のP+ソース・ドレイン領域34を形成する。ホトレジストを形成し、PMOS21と入出力MOS24にP型不純物をイオン注入することにより、N型ウェル領域22の導電型を反転し、P型ウェル領域25の不純物濃度を増大するP-型埋め込み層36を形成する。PMOS21では空乏層を拡大して接合容量を低減し、入出力MOS24ではP型領域の不純物濃度を増大することでドレイン接合のブレークダウン電圧を低下させる。
請求項（抜粋）：
共通の半導体基板上に、相補型の素子と、入出力素子とを共存化した半導体集積回路の製造方法であって、半導体層の表面を選択酸化してLOCOS酸化膜を形成する工程と、前記LOCOS酸化膜で囲まれた半導体層の表面を酸化してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、一導電型の半導体層の表面に逆導電型の不純物を導入して、一方導電型の素子の低濃度ソース・ドレイン領域と、前記入出力素子の低濃度ソース・ドレイン領域を形成する工程と、前記ゲート電極の側壁にスペーサを形成する工程と、前記低濃度ソース・ドレイン領域に重ねて逆導電型の不純物を導入して、前記一方導電型の素子の高濃度ソース・ドレイン領域と、前記入出力素子の高濃度ソース・ドレイン領域を形成する工程と、逆導電型の半導体層の表面に一導電型の不純物を導入して、他方導電型の素子のソース・ドレイン領域を形成する工程と、一導電型の不純物を導入して、前記他方導電型の素子のソース・ドレイン領域と前記逆導電型の半導体層との境界部分に一導電型の埋め込み領域を形成し、同時に前記入出力素子の低濃度ソース・ドレイン領域と前記一導電型の半導体層との間に、一導電型の埋め込み領域を形成したことを特徴とする、半導体集積回路の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
