特許
J-GLOBAL ID：200903098656151027
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064198
公開番号（公開出願番号）：特開平5-267609
出願日： 1992年03月19日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】本発明は、キャパシタのフィン構造を形成する際のエッチングを高精度に且つ容易に行うことにより、素子特性や信頼性の劣化を防止すると共に、歩留まりの向上や製造コストの低下を実現する半導体記憶装置の製造方法を提供することを目的とする。【構成】層間酸化膜19上に多結晶シリコン層、多結晶自然酸化膜23、多結晶シリコン層及び多結晶シリコン酸化膜25を順次積層し、層間酸化膜19、多結晶自然酸化膜23及び多結晶シリコン酸化膜25をエッチングバリア層として多結晶シリコン層のみを選択的にエッチング除去し、フィン状に延びる2層の空隙部を形成した後、多結晶自然酸化膜23及び多結晶シリコン酸化膜25を骨格部としてその上に蓄積電極28aを形成し、更にキャパシタ絶縁膜29を介して空隙部27を埋め込むように対向電極30aを形成する。
請求項（抜粋）：
1個のトランジスタと1個のフィン型スタックトキャパシタが1メモリセルをなす半導体記憶装置の製造方法において、半導体基板表面に相対する第1及び第2の不純物領域を形成し、前記第1及び第2の不純物領域に挟まれたチャネル領域上にゲート絶縁膜を介してゲート電極を形成した後、全面に層間絶縁膜を形成する第1の工程と、前記層間絶縁膜上に多結晶シリコン層を形成した後、前記多結晶シリコン層を所定の形状にパターニングすると共に、前記多結晶シリコン層の上面及び側面にエッチングバリア層を形成する第2の工程と、前記第1の不純物領域上方の前記エッチングバリア層及び前記多結晶シリコン層を選択的にエッチング除去する第3の工程と、前記層間絶縁膜及び前記エッチングバリア層の間に挟まれた前記多結晶シリコン層を全面エッチング除去して、前記層間絶縁膜及び前記エッチングバリア層の間にフィン状に延びる空隙部を形成する第4の工程と、前記第1の不純物領域上の前記層間絶縁膜を選択的にエッチング除去してキャパシタ接続窓を開口し、前記第1の不純物領域を露出させる第5の工程と、露出させた前記第1の不純物領域上並びに前記層間絶縁膜及び前記エッチングバリア層上に蓄積電極を形成すると共に、前記蓄積電極上にキャパシタ膜及び対向電極を形成して前記空隙部を埋め込み、前記キャパシタ膜を間に挟んだ前記蓄積電極及び前記対向電極からなるフィン型キャパシタを形成する第6の工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
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