特許

J-GLOBAL ID：200903098667779427

アクティブマトリクス基板の製造方法

発明者： 薮田 哲史
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願2000-382990
公開番号（公開出願番号）：特開2002-182245
出願日： 2000年12月15日
公開日（公表日）： 2002年06月26日
要約：

【要約】【課題】 工程数を増加させることなく、補助容量に必要な所定の容量値を確保して、開口率を増加させる。【解決手段】 透明絶縁基板1上にTFT52のゲート電極と走査配線54と補助容量53を設ける補助配線60とを形成する工程と、透明絶縁基板1上の全面に層間絶縁膜4、半導体層5、コンタクト層6を順次形成する工程と、所定領域の半導体層5およびコンタクト層6をレジストパターン11によりパターニングするとともに、パターニングされた半導体層5およびコンタクト層6上をレジストパターン11をマスクとして層間絶縁膜4をエッチングする工程と、TFT52のソース電極およびドレイン電極と信号配線55とを形成する工程と、TFT52のドレイン電極と電気的に接続する絵素電極9とを形成する工程と、を包含する

請求項（抜粋）：

絶縁基板上にマトリクス状に配置された複数の絵素電極と、隣接する絵素電極間にそれぞれ配置された複数の第1配線と、隣接する絵素電極間に第1配線と交差するようにそれぞれ配置された複数の第2配線と、各絵素電極と所定の第1配線および第2配線とにそれぞれ接続された選択用スイッチング素子と、各絵素電極と層間絶縁膜を介して補助配線が積層されることによってそれぞれ形成された補助容量とを有するアクティブマトリクス基板の製造方法であって、該絶縁基板上に該選択用スイッチング素子のゲート電極と、第1配線と、補助容量を形成する補助配線とを形成する工程と、該絶縁基板上の全面に該層間絶縁膜、半導体層およびコンタクト層を順次形成する工程と、所定領域の該半導体層および該コンタクト層を感光性樹脂によりパターニングするとともに、パターニングされた該半導体層および該コンタクト層上を該感光性樹脂をマスクとして該層間絶縁膜をエッチングする工程と、該選択用スイッチング素子のソース電極およびドレイン電極と、第2配線とを形成する工程と、該選択用スイッチング素子の該ドレイン電極と電気的に接続する絵素電極を形成する工程と、を包含することを特徴とするアクティブマトリクス基板の製造方法。

IPC (4件)：

G02F 1/1368 ,  G09F 9/30 338 ,  H01L 29/786 ,  H01L 21/336

FI (3件)：

G09F 9/30 338 ,  G02F 1/136 500 ,  H01L 29/78 612 Z

Fターム (52件)：

2H092JA28 ,  2H092JA37 ,  2H092JA45 ,  2H092JB56 ,  2H092JB69 ,  2H092KB25 ,  2H092MA17 ,  2H092NA07 ,  2H092NA27 ,  5C094AA02 ,  5C094AA06 ,  5C094AA10 ,  5C094AA43 ,  5C094AA60 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094EA04 ,  5C094EA05 ,  5C094EB02 ,  5F110AA16 ,  5F110AA30 ,  5F110BB01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE23 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG24 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK09 ,  5F110HK15 ,  5F110HK16 ,  5F110HK22 ,  5F110HK25 ,  5F110HK33 ,  5F110NN02 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ04