特許
J-GLOBAL ID：200903098686351675
演算増幅回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-003724
公開番号（公開出願番号）：特開平6-216667
出願日： 1993年01月13日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】低電源電圧で動作する高利得の半導体集積回路化された演算増幅回路を実現する。【構成】ソース電極が接地された第1のNMOSトランジスタ7のドレイン電極を第1の低VtNMOSトランジスタ6のソース電極に接続し、ソース電極が接地された第2のNMOSトランジスタ12のドレイン電極を、第2の低VtNMOSトランジスタ11のソース電極に接続し、第1のNMOSトランジスタ7、第1の低VtNMOSトランジスタ6、第2NMOSトランジスタ12および第2の低VtNMOSトランジスタ11のそれぞれの基板電位を接地電位とし、第1のNMOSトランジスタ7、第1の低VtNMOSトランジスタ6、第2のNMOSトランジスタ12および第2の低VtNMOSトランジスタ11のそれぞれのゲート電極を第1の低VtNMOSトランジスタ6のドレイン電極に接続する電流反転回路13を有している。
請求項（抜粋）：
ソース電極を接地する第1および第2のNMOSトランジスタと、前記第1のNMOSトランジスタのドレイン電極をソース電極に接続する第1の低VtNMOSトランジスタと、前記第2のNMOSトランジスタのドレイン電極をソース電極に接続する第2の低VtNOMSトランジスタとを備え、前記第1および第2のNMOSトランジスタならびに前記第1および第2の低VtNMOSトランジスタのそれぞれの基板電位を接地電位とし、前記第1および第2の低VtNMOSトランジスタのスレッショルド電圧(以下Vtと記す)を前記第1および第2のNMOSトランジスタのVtよりも低くし、前記第1および第2のNMOSトランジスタならびに前記第1および第2の低VtNMOSトランジスタのそれぞれのゲート電極を前記第1の低VtNOMSトランジスタのドレイン電極に接続して電流入力節点とし前記第2の低VtNMOSトランジスタのドレイン電極を電流出力節点として構成する電流反転回路を有する事を特徴とする演算増幅回路。
引用特許：
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