特許

J-GLOBAL ID：200903098697583560

半導体装置の製造方法

発明者： 田口 充 ,  野上 毅 ,  鬼頭 英至 ,  駒井 尚紀
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-267901
公開番号（公開出願番号）：特開2002-076000
出願日： 2000年09月05日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】 電解メッキにより銅シード層をコンフォーマルに安定的に成長させて形成して、膜剥がれや銅の埋め込み不良の改善を図る。【解決手段】 基板に形成した凹部(接続孔17および溝18)内にバリア層21を形成する工程と、バリア層21を形成した後にバリア層21表面を酸化性雰囲気にさらすことなくバリア層21表面に酸化防止層22を形成する工程と、電解研磨法によって酸化防止層22を除去する工程と、電解研磨に引き続く電解メッキ法によってバリア層21表面にメッキシード層23を形成する工程とを備えている。

請求項（抜粋）：

基板に形成した凹部内にバリア層を形成する工程と、前記バリア層を形成した後に前記バリア層表面を酸化性雰囲気にさらすことなく前記バリア層表面に酸化防止層を形成する工程と、電解研磨法によって前記酸化防止層を除去する工程と、前記電解研磨に引き続く電解メッキ法によって前記バリア層表面にメッキシード層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/3205 ,  C25D 7/12 ,  C25F 3/16 ,  C25F 3/22 ,  C25F 3/30 ,  H01L 21/288

FI (6件)：

C25D 7/12 ,  C25F 3/16 A ,  C25F 3/22 ,  C25F 3/30 ,  H01L 21/288 E ,  H01L 21/88 R

Fターム (39件)：

4K024AA09 ,  4K024AB01 ,  4K024BA01 ,  4K024BB10 ,  4K024BB12 ,  4K024BC10 ,  4K024CA04 ,  4K024CA05 ,  4K024DA02 ,  4K024GA01 ,  4M104BB04 ,  4M104DD52 ,  4M104HH08 ,  5F033HH11 ,  5F033HH28 ,  5F033HH32 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ28 ,  5F033JJ32 ,  5F033JJ34 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP16 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ00 ,  5F033QQ46 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033XX02 ,  5F033XX12 ,  5F033XX20