特許

J-GLOBAL ID：200903098699676719

半導体素子のキャパシター製造方法

発明者： ユーイ・キュ・リョウ
出願人/特許権者： ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-130825
公開番号（公開出願番号）：特開平6-338594
出願日： 1994年05月23日
公開日（公表日）： 1994年12月06日
要約：

【要約】【目的】 半導体素子のキャパシター容量を増大させる。【構成】 トランジスターの活性領域にポリシリコン膜(29)をコンタクトさせ、そのポリシリコン膜(29)上に一定大きさの感光膜パターン(30)を形成し、上記感光膜パターン(30)とスペーサー酸化膜(31)をエッチングマスクとして露出されたポリシリコン膜(9)の一部の厚さをエッチングし、感光膜パターン(30)を除去し、一定厚さのポリシリコン膜(32)を蒸着し、その全面をエッチングして、上記スペーサー酸化膜(31)側壁にスペーサーポリシリコン膜(12′)を形成し、スペーサー酸化膜(31)とスペーサーポリシリコン膜(32′)をエッチングマスクとして露出されている上記ポリシリコン膜(29)を、既に形成されている上記スペーサーポリシリコン膜(32′)内側のポリシリコン膜(29)は、一部が残留するようエッチングする。

請求項（抜粋）：

半導体素子のキャパシター製造方法において、トランジスター全体構造上部に絶縁膜を塗布して平坦化し、上記トランジスターの活性領域に電荷貯蔵電極用ポリシリコン膜(29)をコンタクトさせる段階;上記ポリシリコン膜(29)上に一定大きさの感光膜パターン(30)を形成し、上記感光膜パターン(30)側壁にスペーサー絶縁膜(31)を形成する段階;上記感光膜パターン(30)とスペーサー絶縁膜(31)をエッチングマスクとして露出されたポリシリコン膜(29)の一部をエッチングする段階;上記感光膜パターン(30)を除去した後に、全体構造上部に一定厚さのポリシリコン膜(32)を形成し、その全面をエッチングして、上記スペーサー絶縁膜(31)側壁にスペーサーポリシリコン膜(32′)を形成する段階;上記スペーサー絶縁膜(31)とスペーサーポリシリコン膜(32′)をエッチングマスクとして露出されている上記ポリシリコン膜(29)をエッチングするが、既に形成されている上記スペーサーポリシリコン膜(32′)内側のポリシリコン膜(29)の一部が残留するようエッチングする段階;上記スペーサー絶縁膜(31)を除去する段階;及び露出されている上記ポリシリコン膜(29)とスペーサーポリシリコン膜(32′)上に誘電膜(33)を蒸着した後、プレート電極(34)を形成する段階;を含み成ることを特徴とする半導体素子のキャパシター製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 27/04