特許
J-GLOBAL ID：200903098709218110
エピタキシャルウェーハの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
荒船 良男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-054986
公開番号（公開出願番号）：特開2002-261023
出願日： 2001年02月28日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 ファセットの発生を抑制してエピタキシャルウェーハを製造する方法を提供する。【解決手段】 オフアングルを有する半導体単結晶基板3の主表面上に単結晶薄膜を気相エピタキシャル成長させてエピタキシャルウェーハを製造するエピタキシャルウェーハの製造方法である。気相エピタキシャル成長させる際に、半導体単結晶基板3のオフアングル方向の周縁部Sの成長速度が他の周縁部に比べて小さくなるように、半導体単結晶基板3を配置する。前記周縁部Sは、気相エピタキシャル成長の結果、ファセットの発生する位置である。前記周縁部Sの外周がサセプタに形成された座ぐりの内周面に当接若しくは近接するように半導体単結晶基板3を座ぐり4内に載置する。座ぐり4の径方向は傾斜しており、前記周縁部Sを下側にして半導体単結晶基板3を座ぐり4内に傾斜状態で立てかけることで前記載置状態を実現する。
請求項（抜粋）：
オフアングルを有する半導体単結晶基板の主表面上に単結晶薄膜を気相エピタキシャル成長させる際に、前記半導体単結晶基板のオフアングル方向の周縁部における成長速度が他の周縁部に比べて小さくなるように、前記半導体単結晶基板を配置することを特徴とするエピタキシャルウェーハの製造方法。
IPC (2件)：
FI (2件)：
Fターム (15件)：
4K030AA06
, 4K030AA17
, 4K030BA29
, 4K030BB02
, 4K030CA04
, 4K030FA10
, 4K030GA03
, 4K030LA15
, 5F045AB02
, 5F045AC05
, 5F045AD15
, 5F045AE29
, 5F045DP16
, 5F045EM01
, 5F045EM02
