特許

J-GLOBAL ID：200903098718782320

並べ換え回路

発明者： 大木 光晴
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-265510
公開番号（公開出願番号）：特開平5-081417
出願日： 1991年09月18日
公開日（公表日）： 1993年04月02日
要約：

【要約】【構成】 2つのメモリ51,52を有し、例えばメモリ51の0番地から順読み出して出力すると共に、このデータをROM53から与えられた番地に応じてメモリ52に書き込んでいき、更に、メモリ52の0番地から読み出したデータを出力すると共にROM53から与えられた番地に応じてメモリ51に書き込む処理を繰り返す。【効果】 簡単な構成で、n個の要素からなる第1の数列に対して所定の並べ換えを1回〜k回繰り返して得た第1の数列から第kの数列までの各要素を順にシリアル出力することができる。

請求項（抜粋）：

n個の要素からなる第1の数列に対して所定の並べ換えを1回〜k回繰り返して第2〜第kの数列を求め、上記第1の数列から上記第kの数列までの各要素を順にシリアル出力する並べ換え回路であって、上記第1の数列の各要素を格納するnワードの第1の記憶手段と、上記第1の記憶手段のデータ入力端子に接続されるデータ出力端子と上記第1の記憶手段のデータ出力端子に接続されるデータ入力端子とを有するnワードの第2の記憶手段と、0からn-1までを計数する計数手段と、上記計数手段の出力をアドレス入力とし、予め上記並べ換えの順に対応した所定のデータを格納するnワードの第3の記憶手段と、上記計数手段の出力と上記第3の記憶手段のデータ出力とを切り換えて上記第1の記憶手段のアドレス入力に出力する第1の切換手段と、上記計数手段の出力と上記第3の記憶手段のデータ出力とを切り換えて上記第2の記憶手段のアドレス入力に出力する第2の切換手段と、上記第1の記憶手段のデータ出力或いは第2の記憶手段のデータ出力を切り換えて出力ポートに送る第3の切換手段と、上記第1,第2,第3の切換手段の切り換え及び上記第1の記憶手段及び上記第2の記憶手段の読み出し/書き込みを制御する制御回路とを有してなることを特徴とする並べ換え回路。

IPC (6件)：

G06F 15/66 ,  G06F 7/24 ,  G06F 15/347 ,  G06F 15/66 330 ,  H04N 1/41 ,  H04N 7/13