特許

J-GLOBAL ID：200903098774710340

半導体装置

発明者： 大植 誠
出願人/特許権者： シャープ株式会社
代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-133843
公開番号（公開出願番号）：特開平9-321306
出願日： 1996年05月28日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 薄膜トランジスタの逆バイアス時に流れるリーク電流を低減し、歩留りよく作製できる半導体装置を提供する。【解決手段】 nMOS・TFT11におけるゲート電極110Aと、pMOS・TFT12におけるソース電極120Bとを、ゲート電極110Aの陽極酸化層113の形成面とは反対面側で、他と絶縁的に設けられた高濃度不純物領域からなる中継電極107により電気的に接続する。上記の構成によって、歩留り低下の原因となる陽極酸化膜のエッチング工程を省略できる。

請求項（抜粋）：

絶縁性の基板上に形成され、少なくともチャネル領域、ソース領域およびドレイン領域を有する半導体層と、該半導体層のチャネル領域上にゲート絶縁膜を介して形成され、ゲート絶縁膜とは反対面側が陽極酸化されたゲート電極と、該ソース領域およびドレイン領域に各々ゲート絶縁膜を貫通して設けられたコンタクトホールを介して電気的に接続されたソース電極およびドレイン電極とからなる薄膜トランジスタを複数有し、上記複数の薄膜トランジスタとは絶縁的に設けられると共に、これら複数の薄膜トランジスタのうちの一つの薄膜トランジスタのソース電極およびドレイン電極の少なくとも一方と、他の薄膜トランジスタのゲート電極とを、上記ゲート電極の陽極酸化膜の形成面とは反対面で電気的に接続する中継電極が設けられていることを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 ,  G02F 1/1343 ,  G02F 1/136 500 ,  H01L 21/336

FI (5件)：

H01L 29/78 612 C ,  G02F 1/1343 ,  G02F 1/136 500 ,  H01L 29/78 612 B ,  H01L 29/78 617 W