特許

J-GLOBAL ID：200903098794697081

薄膜トランジスタおよびその製造方法

発明者： 竹田 恒治 ,  登坂 久雄
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 杉村 次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-201195
公開番号（公開出願番号）：特開平5-029627
出願日： 1991年07月17日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】 オン電流に大きな影響を与えることなく、カットオフ電流を十分に低減する。【構成】 基板1の上面には下地絶縁性薄膜2が設けられている。下地絶縁性薄膜2の上面にはカットオフ電流抑制層3が設けられている。カットオフ電流抑制層3の上面の所定の個所にはポリシリコンからなる半導体薄膜4が設けられている。半導体薄膜4およびカットオフ電流抑制層3の上面にはゲート絶縁膜5が設けられている。半導体薄膜4のチャネル領域6に対応する部分のゲート絶縁膜5の上面にはゲート電極7が設けられている。ゲート電極7の両側における半導体薄膜4には不純物を高濃度に含有されたソース・ドレイン領域8が設けられている。カットオフ電流抑制層3は、ソース・ドレイン領域8と反対の導電型の不純物(ソース・ドレイン領域8がn型の場合にはp型の不純物、p型の場合にはn型の不純物)が含有されたアモルファスシリコンからなっている。

請求項（抜粋）：

ポリシリコンからなる単層または複数層の半導体薄膜に一導電型の不純物が高濃度に含有されたソース・ドレイン領域を設けると共に、該ソース・ドレイン領域の一面に他導電型の不純物が含有されたアモルファスシリコンからなるカットオフ電流抑制層を結合したことを特徴とする薄膜トランジスタ。

FI (2件)：

H01L 29/78 311 X ,  H01L 29/78 311 H

引用特許：

審査官引用 (4件)

• 特開昭60-113971
  
• 特開平1-128573
  
• 特開昭58-147070
  
• 特開昭57-109377