記憶デバイス制御装置

発明者： ,
出願人/特許権者：
代理人 (3件)：稲葉良幸 , 田中克郎 , 大賀眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2004-249279
公開番号（公開出願番号）：特開2006-065697
出願日： 2004年08月27日
公開日（公表日）： 2006年03月09日
要約：

【課題】メモリコントローラとメモリモジュールとの間をシリアルインターフェースとした場合でも十分な信頼性を確保できる記憶デバイス制御装置を提案する。【解決手段】本発明の記憶デバイス制御装置は情報処理装置からのファイル単位でのデータ入出力要求に応答して記憶デバイスに対するI/O要求を出力するチャネル制御部を備える。チャネル制御部はファイル単位でのデータ入出力要求を受信するCPUと、CPUの指令に応答してファイル単位でのデータ入出力要求に対応するI/O要求を出力するI/Oプロセッサと、CPUのファイルアクセス処理に要する情報を記憶するメモリシステムを備える。メモリシステムは複数のメモリモジュールと、メモリコントローラとを備えており、メモリモジュールとメモリコントローラとは二重化されたシリアルインターフェースで接続されている。【選択図】図13

請求項（抜粋）：

情報処理装置からのファイル単位でのデータ入出力要求に応答して記憶デバイスに対するI/O要求を出力するチャネル制御部を備えた記憶デバイス制御装置であって、前記チャネル制御部は、前記ファイル単位でのデータ入出力要求を受信するCPUと、前記CPUの指令に応答して前記ファイル単位でのデータ入出力要求に対応するI/O要求を出力するI/Oプロセッサと、前記CPUのファイルアクセス処理に要する情報を一時記憶するメモリシステムであって、複数のメモリモジュールと、前記複数のメモリモジュールへのメモリアクセスを制御するメモリコントローラとを備え、前記メモリコントローラから前記各メモリモジュールへのコマンド、アドレス、及びデータの伝送がシリアル伝送によって行われるメモリシステムと、を備え、前記メモリモジュールは複数のメモリ素子とバッファ部とを備え、前記バッファ部はシリアル伝送される前記メモリコントローラからのコマンドを受信してこれを解析し、前記メモリコントローラから前記各メモリ素子へのメモリアクセスを制御するとともに、シリアル伝送された前記データをパラレル変換して前記各メモリ素子に伝送するように構成されており、前記メモリコントローラと前記メモリシステムとは二重化されたシリアルインターフェースで接続されている、記憶デバイス制御装置。

IPC (6件)：

G06F 13/00 , G06F 3/06 , G06F 12/08 , G06F 12/16 , G06F 13/10 , G06F 13/16

FI (12件)：

G06F13/00 301P , G06F3/06 301R , G06F3/06 304B , G06F3/06 540 , G06F12/08 501E , G06F12/08 551Z , G06F12/08 557 , G06F12/16 310J , G06F12/16 320F , G06F13/10 340Z , G06F13/16 510A , G06F13/16 510B

Fターム (22件)：

5B005MM01 , 5B014EA00 , 5B014EA05 , 5B014FB04 , 5B014GA04 , 5B014GD41 , 5B018GA02 , 5B018HA03 , 5B060MB00 , 5B060MM18 , 5B065BA01 , 5B065CA11 , 5B065CA30 , 5B065CE11 , 5B065CH01 , 5B065EA12 , 5B065ZA11 , 5B065ZA13 , 5B083AA05 , 5B083CC01 , 5B083CC04 , 5B083EE11

引用特許：

出願人引用 (1件)

記憶素子及びそれを用いた記憶装置
公報種別：公開公報出願番号：特願2000-035691 出願人：株式会社日立製作所

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