特許

J-GLOBAL ID：200903098821250060

可変遅延回路

発明者： 林 洋吉 ,  落合 克己 ,  松下 茂
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-104708
公開番号（公開出願番号）：特開平5-136664
出願日： 1992年04月23日
公開日（公表日）： 1993年06月01日
要約：

【要約】 (修正有)【目的】 分解能の高い微少遅延を得る。【構成】 pチャネルFET21とnチャネルFET22とのCMOSのゲートが入力端子23に接続され、ドレインは出力端子24に接続され、FET21のソースはそれぞれ抵抗値がR0 ,R1 ,R2 ...のスイッチ可能なpチャネルFETよりなる抵抗素子370 ,371 ,372 ...を通じて正の電源端子20に接続され、FET22のソースはそれぞれ抵抗値がR0 ,R1 ,R2 ...のスイッチ可能なnチャネルFETよりなる抵抗素子380 ,381 ,382 ...を通じて負の電源端子30に接続される。抵抗素子380 ,381 ,382 ...はFET1個のみa、あるいは複数個を直列接続したものb、あるいは複数個を並列接続したものc、あるいは受動抵抗素子とFETとを直列接続したものdである。抵抗素子370 ,371 ,372 ...も同様に構成される。デコーダ39により遅延設定信号S0 ,S1 ...がデコードされる。

請求項（抜粋）：

両入力端が互いに接続されて、入力端子に接続され、互いに一端が接続され、その接続点が出力端子に接続された導電形を異にする第1、第2トランジスタと、その第1トランジスタの他端と電源の一端との間に接続され、互いに抵抗値を異にするスイッチ可能な少なくとも二つの第1抵抗素子と、上記第2トランジスタの他端と上記電源の他端との間に接続され、互いに抵抗値を異にするスイッチ可能な少くとも2つの第2抵抗素子と、上記第1抵抗素子及び上記第2抵抗素子のオンオフ状態を設定する遅延設定手段と、を具備する可変遅延回路。

引用特許：

審査官引用 (4件)

• 特開昭63-009220
  
• 特開昭61-052022
  
• 特開平2-040948
  
• 特開昭61-039722