特許

J-GLOBAL ID：200903098853471548

半導体装置の製造方法

発明者： 駒井 尚紀 ,  瀬川 雄司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-320496
公開番号（公開出願番号）：特開2001-144089
出願日： 1999年11月11日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】 溝と接続孔とからなるようなアスペクト比の大きい凹部に十分なステップカバリッジを得た銅シード層を形成するとともに基板上には十分な厚さの銅シード層の形成することで、電解メッキの信頼性の向上を図る。【解決手段】 基板10の第1の絶縁膜15および第2の絶縁膜18に形成された凹部23の内面を被覆する状態に、例えば化学的気相成長法もしくは無電解メッキ法によって第1のメッキシード層25を形成する工程と、主として基板10上の全面に形成される状態に、例えばスパッタリングによって第1のメッキシード層25を介して第2のメッキシード層26を形成する工程とを備えた半導体装置の製造方法である。

請求項（抜粋）：

基板の絶縁膜に形成された凹部の内面を被覆する状態に第1のメッキシード層を形成する工程と、主として前記基板上の全面に形成される状態に前記第1のメッキシード層を介して第2のメッキシード層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/3205 ,  C23C 18/38 ,  H01L 21/288

FI (4件)：

C23C 18/38 ,  H01L 21/288 E ,  H01L 21/88 R ,  H01L 21/88 M

Fターム (61件)：

4K022AA01 ,  4K022AA37 ,  4K022AA41 ,  4K022BA08 ,  4K022CA28 ,  4K022DA01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104DD07 ,  4M104DD16 ,  4M104DD17 ,  4M104DD37 ,  4M104DD43 ,  4M104DD52 ,  4M104DD53 ,  4M104DD75 ,  4M104FF17 ,  4M104FF18 ,  4M104FF22 ,  4M104HH13 ,  5F033HH11 ,  5F033HH15 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ11 ,  5F033JJ15 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP01 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ14 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ94 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033XX02