特許

J-GLOBAL ID：200903098856921218

半導体装置

発明者： 大芦 敏行
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-216577
公開番号（公開出願番号）：特開2004-063559
出願日： 2002年07月25日
公開日（公表日）： 2004年02月26日
要約：

【課題】キャパシタの構造を簡略化した半導体装置を提供する。【解決手段】キャパシタCP10とソース・ドレイン領域11および13との電気的な接続は、何れもキャパシタCP10内に挿入され、ソース・ドレイン領域11および13に達するコンタクトプラグ101によってなされている。キャパシタCP10は層間絶縁膜3の上主面内に埋め込まれるように配設されたキャパシタ上部電極103と、キャパシタ上部電極103の側面および下面を覆うように設けられたキャパシタ誘電体膜102とを有している。また、キャパシタ誘電体膜102はキャパシタ上部電極103を貫通するように設けられたコンタクトプラグ101の側面を覆うようにも設けられており、コンタクトプラグ101のキャパシタ誘電体膜102で覆われた部分はキャパシタ下部電極101として機能する。【選択図】 図1

請求項（抜粋）：

多層構造の半導体装置であって、 層間絶縁膜の第1の領域の上主面内に配設されたキャパシタと、 前記層間絶縁膜の第2の領域の上主面内に配設された配線層とを備え、 前記キャパシタは、 前記層間絶縁膜の前記第1の領域の上主面内に埋め込まれるように配設されたキャパシタ上部電極と、 少なくとも前記キャパシタ上部電極の側面および下面を覆うように設けられたキャパシタ誘電体膜と、 前記キャパシタと前記キャパシタよりも下層の構成とを電気的に接続するとともに、前記キャパシタ上部電極の厚さ方向に、その一部分が挿入され、挿入部分がキャパシタ下部電極として機能する少なくとも1つの下部電極兼用プラグとを有し、 前記キャパシタ誘電体膜は、前記少なくとも1つの下部電極兼用プラグの前記挿入部分の表面も併せて覆い、 前記配線層は、 前記配線層の厚さ方向に、その一部分が挿入された少なくとも1つのコンタクトプラグによって、前記配線層よりも下層の構成と電気的に接続される、半導体装置。

IPC (4件)：

H01L21/8242 ,  H01L21/822 ,  H01L27/04 ,  H01L27/108

FI (4件)：

H01L27/10 621B ,  H01L27/10 651 ,  H01L27/10 681F ,  H01L27/04 C

Fターム (20件)：

5F038AC05 ,  5F038AC09 ,  5F038DF05 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD11 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083GA28 ,  5F083JA06 ,  5F083JA19 ,  5F083JA37 ,  5F083JA39 ,  5F083KA19 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR41