特許
J-GLOBAL ID：200903098921715655
自動配置配線方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-210127
公開番号（公開出願番号）：特開平10-056067
出願日： 1996年08月08日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 複数の遅延制約を満足したレイアウトを生成する方法を提供する。【解決手段】 色々な設計条件下における遅延制約を表現したスラックグラフを用意する。条件は複数個存在するので複数のスラックグラフが生成させる。そのスラックグラフを用いてピン配置の改善を行なうピン配置ステップ4、セルの配置改善を行なうセル配置ステップ1、概略配線経路改善を行なう概略配線ステップ3を行なうが、ここで特徴的なのは各ステップにおいて全てのスラックグラフを表現した遅延制約を満たすまでそれらの改善を続けることである。これによって事前にタイミング違反を除去しているので、LSI設計の最終検証の段階でのタイミング違反を検出することがなくなり、設計期間の短縮化を図ることができる。
請求項（抜粋）：
半導体集積回路の構成要素となる複数の機能ブロックまたは複数の論理セルを配置した後前記複数の機能ブロックまたは複数の論理セルの間を論理接続要求に従って配線してレイアウト設計を行なうことに際し、各々のネットの配線遅延を制約として前記複数の論理セルの配置を行なうタイミングドリブン配置による自動配置配線方法であって、前記各々のネットに対して複数の配線遅延制約をもち、前記複数の配線遅延制約を全て満足するように前記複数の論理セルの配置を行なうセル配置ステップを含むことを特徴とする自動配置配線方法。
IPC (2件)：
FI (3件)：
H01L 21/82 C
, G06F 15/60 658 A
, G06F 15/60 658 U
