特許
J-GLOBAL ID：200903098922991281
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-311233
公開番号（公開出願番号）：特開平9-148576
出願日： 1995年11月29日
公開日（公表日）： 1997年06月06日
要約：
【要約】【課題】チャネル領域が溝型の微細MOSトランジスタを有する半導体装置の製造方法を提供する。【解決手段】MOSトランジスタの形成方法は、素子分離絶縁膜の形成されていない一導電型の半導体基板の表面に逆導電型の拡散層を形成する工程と、前記素子分離絶縁膜と前記拡散層を被覆し積層する絶縁膜を形成する工程と、ゲート電極パターン状に前記絶縁膜をくりにいて絶縁膜溝を形成する工程と、前記くりぬかれたゲート電極パターンの絶縁膜をエッチングマスクにして前記拡散層とその下の半導体基板を選択的にドライエッチングし、前記拡散層を2領域に分離し前記半導体基板内部に延在する凹部を形成する工程と、前記凹部の側壁にゲート絶縁膜を形成した後、前記絶縁膜溝内に導電体材を埋設しゲート電極とする工程とを含む。
請求項（抜粋）：
絶縁ゲート電界効果トランジスタの形成において、一導電型の半導体基板の表面に選択的に素子分離絶縁膜を形成した後、前記素子分離絶縁膜の形成されていない前記半導体基板の表面に逆導電型の拡散層を形成する工程と、前記素子分離絶縁膜と前記拡散層を被覆し積層する絶縁膜を形成する工程と、前記絶縁ゲート電界効果トランジスタのゲート電極パターン状に前記絶縁膜をくりぬいて絶縁膜溝を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (3件)：
H01L 29/78 301 P
, H01L 29/78 301 G
, H01L 29/78 301 V
