特許

J-GLOBAL ID：200903098956052918

CRC演算装置

発明者： 中 村 善 史 ,  高 橋 博 徳
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-035351
公開番号（公開出願番号）：特開平5-235905
出願日： 1992年02月21日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 CRC演算処理の高速化を図るようにする。【構成】 並列データ出力回路101は8ビットの伝送データD0 〜D7 を8台のCRC演算器D0 〜D7 に出力する。演算器C0 の演算結果は演算器C1 に送られ、また、演算器C1 の演算結果は演算器C2 に送られるというように、各演算器は前の演算器の演算結果を利用して演算を行う。そして、8番目の演算器C7 の演算結果がシフトレジスタ回路103に送られるが、このときの値X318〜X08 がCRC値となる。この場合、演算器C0 〜C7 はレジスタなどのデータ保持手段を持っていないため、伝送データD0 〜D7 を入力してから、シフトレジスタ回路103にCRC値を出力するまでの時間は8クロックではなく、1クロックで済むことになる。

請求項（抜粋）：

与えられた伝送データに対するCRC演算に基づいて、データ送信時には、このデータに誤り検出用CRC符号を付加して送信し、また、データ受信時には、このデータに付加されているCRC符号から、受信したデータの誤りを検出することが可能なCRC演算装置において、nビットから成る前記伝送データの各ビット信号を、並列で且つ同時に出力する並列データ出力回路と、前記並列データ出力回路から出力される各ビット信号を入力し且つデータ保持機能を持たない第1乃至第nのCRC演算器により形成されており、しかも、第2以降の各CRC演算器は、それぞれの1つ前の番号に係るCRC演算器の演算結果を、それぞれに入力される前記ビット信号に基づいて変更するものであるCRC演算回路と、前記CRC演算回路の第nのCRC演算器から出力される演算結果を保持するデータ保持回路と、を備えたことを特徴とするCRC演算装置。