特許

J-GLOBAL ID：200903098971113567

半導体装置及び半導体装置の製造方法

発明者： 本間 運也
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-161198
公開番号（公開出願番号）：特開平8-032061
出願日： 1994年07月13日
公開日（公表日）： 1996年02月02日
要約：

【要約】【目的】 MOSデバイスにおいて、短チャネル効果を抑制すること。【構成】 本発明の半導体装置は、シリコン基板1上にシリコン酸化膜を形成する工程と、この酸化膜の上にポリシリコンゲート電極4を形成する工程と、このゲート電極4にサイドウォール12を形成する工程と、前記ゲート電極4及びサイドウォール12をマスクとして、前記酸化膜をゲート酸化膜3としてエッチング加工する工程と、これらの工程を経て形成したMOSトランジスタにサリサイド構造7〜9を形成する工程と、このサリサイド構造7〜9をマスクとして、前記ゲート酸化膜3の端部3aの下方に、酸素イオンを注入することにより、前記基板方向に突出する酸化シリコン領域10を設ける工程とにより得られるものである。

請求項（抜粋）：

ゲート絶縁膜の端部に、基板方向に突出する絶縁領域を設けたことを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/266

FI (3件)：

H01L 29/78 301 S ,  H01L 21/265 M ,  H01L 29/78 301 H