特許
J-GLOBAL ID：200903098984951898
メモリ制御方法およびメモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-102233
公開番号（公開出願番号）：特開平7-281941
出願日： 1994年04月15日
公開日（公表日）： 1995年10月27日
要約：
【要約】【構成】 メモリ制御において、アクセス要求が発生していない場合、Wait_Endがアサートされている以外は、Waitステートに遷移する。Waitステートでは、同一ページへのメモリアクセスが発生すると、Column-Adrステートに遷移し、高速ページサイクルを実行する。一方、Wait_Endがアサートされ、かつ、アクセス要求が発生していない場合、または、異なるページへのアクセスが発生すると、Wait_Clearをアサートし、RAS-OFFステートに遷移し、RASプリチャージを実行する。【効果】 種々の処理群からなる処理であっても、各々の処理に最適なウエイト制御を行える。
請求項（抜粋）：
メモリのアドレスを行アドレスと列アドレスで指定してアクセスを行うと共に、前記メモリへの次回のアクセスが今回と同じ行アドレスであった場合は、列アドレスのみによってアクセスを行う高速アクセスサイクルを実行するメモリ制御方法において、今回のメモリアクセスから次回のメモリアクセスへの高速アクセスサイクルを実行可能な時間であるウエイト時間を、前記メモリにアクセスして実行する処理内容に応じて任意に設定するようにしたことを特徴とするメモリ制御方法。
IPC (2件)：
G06F 12/00 564
, G06F 12/02 590
