デ-タ処理回路

発明者： ,
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-133208
公開番号（公開出願番号）：特開2000-112880
出願日： 1999年05月13日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】到達遅延誤差を最小化するデータ処理回路を提供する。【解決手段】第1データバスと、処理制御信号に応答して第1データバスのデータを処理するデータ処理部と、データ処理部から各々所定の距離の位置で前記第1データバスと連結された多数個の第2データバスと、第2データバスによって供給されるデータがデータ処理部に到達するまで時間が同一になるように、第2データバスのデータ伝送を遅延させる多数個の遅延部とを具備する。これにより、データ処理部からメモリバンクまでの距離差によって発生する到達遅延誤差を最小化して制御信号の活性可能区間のマージンを増加させ、半導体装置の誤動作を防止する。

請求項（抜粋）：

第1データバスと、処理制御信号に応答して前記第1データバスのデータを処理するデータ処理部と、前記データ処理部から各々所定の距離の位置で前記第1データバスと連結される多数個の第2データバスと、前記多数個の第2データバスによって供給されるデータが前記データ処理部に到達するまでの時間が同一になるように、前記第2データバスによるデータの伝送を遅延させる多数個の遅延部と、を具備することを特徴とするデータ処理回路。

IPC (3件)：

G06F 13/38 330 , G06F 3/00 , G06F 13/16 510

FI (3件)：

G06F 13/38 330 Z , G06F 3/00 T , G06F 13/16 510 A

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