特許

J-GLOBAL ID：200903098991918790

半導体記憶装置およびその製造方法

発明者： 岡田 昌三 ,  小川 久 ,  松尾 直人 ,  中田 義朗 ,  薮 俊樹 ,  松本 晋
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-285874
公開番号（公開出願番号）：特開平5-283647
出願日： 1992年10月23日
公開日（公表日）： 1993年10月29日
要約：

【要約】【目的】 第1レベル配線層の下部領域とのコンタクト部での断線を防止し、フォトリソグラフィ時の段差上でのパターニングを容易にする。【構成】 ビット線の上部に設けたスタック型キャパシタのプレート電極9Aと周辺回路領域の第1レベル配線層9Bとを同一層に設け、第2レベル配線層12をプレート電極9Aおよび第1レベル配線層9Bに接続する。

請求項（抜粋）：

複数のトランジスタを有する半導体基板と、前記複数のトランジスタのうち一部のトランジスタに接続された複数のスタック型キャパシタと、前記複数のトランジスタのうち前記スタック型キャパシタと非接続のトランジスタに接続された複数の第1レベル配線層と、前記スタック型キャパシタおよび前記第1レベル配線層より上方に位置した複数の第2レベル配線層とを備えた半導体記憶装置であって、前記スタック型キャパシタは、ノード電極と、このノード電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成されたプレート電極とからなり、前記プレート電極は前記複数の第2レベル配線層のうち一部の第2レベル配線層に接続され、前記複数の第1レベル配線層の少なくとも一部は前記複数の第2レベル配線層のうち前記プレート電極と非接続の第2レベル配線層に接続されており、前記第1レベル配線層が、前記ノード電極および前記プレート電極の少なくとも一方と同一の層で形成されたことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 27/04

FI (2件)：

H01L 27/10 325 P ,  H01L 27/10 325 C

引用特許：

審査官引用 (3件)

• 特開平3-147364
  
• 特開昭64-004059
  
• 特開昭56-046558