半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：岡本啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平4-320237
公開番号（公開出願番号）：特開平6-169071
出願日： 1992年11月30日
公開日（公表日）： 1994年06月14日
要約：

【要約】 (修正有)【目的】SRAMのメモリセルの占有面積を保持したまま、トランスファトランジスタのチャネル長を長くすることが可能な半導体装置の提供。【構成】分岐ワードラインWL1及び分岐ワードラインWL2と、分岐ワードラインWL1と交差し、分岐ワードラインWL2に延在する第1の活性領域11aと、分岐ワードラインWL2と交差し、分岐ワードラインWL1に延在する第2の活性領域11bと、第1のドライバトランジスタT2のゲート部で前記第1の活性領域11aと絶縁膜を介して交差し、第2の活性領域11bに延在して該第2の活性領域11bと接続する第1のゲート電極12aと、第2のドライバトランジスタT4のゲート部で第2の活性領域11bと絶縁膜を介して交差し、第1の活性領域11aに延在して該第1の活性領域11aと接続する第2のゲート電極12bとを含むメモリセルを含み構成する。

請求項（抜粋）：

電界効果型の第1のドライバトランジスタ(T2)のドレインと第1の負荷(L1)の一端子とが第1の接続部で直列接続され、電界効果型の第2のドライバトランジスタ(T4)のドレインと第2の負荷(L2)の一端子とが第2の接続部で直列接続され、前記第1の接続部に前記第2のドライバトランジスタ(T4)の第2のゲート電極(12b)と電界効果型の第1のトランスファトランジスタ(T1)のソースとが接続され、前記第2の接続部に前記第1のドライバトランジスタ(T2)の第1のゲート電極(12a)と電界効果型の第2のトランスファトランジスタ(T3)のソースとが接続され、前記第1のトランスファトランジスタ(T1)のドレインに第1のビットライン(BL1)が接続され、前記第2のトランスファトランジスタ(T3)のドレインに第2のビットライン(BL2)が接続され、前記第1のトランスファトランジスタ(T1)のゲートに接続された第1の分岐ワードライン(WL1)と前記第2のトランスファトランジスタ(T3)のゲートに接続された第2の分岐ワードライン(WL2)とが共通のワードライン(WL)に接続され、前記第1のドライバトランジスタ(T2)のソース及び前記第2のドライバトランジスタ(T4)のソースがそれぞれ第1の電源ライン(Vss)に接続され、前記第1の負荷(L1)の他端子に接続された第1の分岐電源ライン(Vcc1)と前記第2の負荷(L1)の他端子に接続された第2の分岐電源ライン(Vcc2)とが共通の第2の電源ライン(Vcc)に接続されたメモリセルを有する半導体記憶装置において、半導体基板上の一定の方向に延在する帯状の前記第1の分岐ワードライン(WL1)と、前記一定の方向に平行な方向に延在する帯状の前記第2の分岐ワードライン(WL2)と、該一定の方向に対して斜めに形成され、かつ前記第1のトランスファトランジスタ(T1)のゲート部で前記第1の分岐ワードライン(WL1)と交差し、前記第1の分岐ワードライン(WL1)から第2の分岐ワードライン(WL2)に延在する第1の活性領域(11a)と、前記一定の方向に対して斜めに形成され、かつ前記第2のトランスファトランジスタ(T2)のゲート部で第2の分岐ワードライン(WL2)と交差し、前記第2の分岐ワードライン(WL2)から第1の分岐ワードライン(WL1)に延在する第2の活性領域(11b)と、前記第1のドライバトランジスタ(T2)のゲート部で前記第1の活性領域(11a)と絶縁膜を介して交差し、前記第1の活性領域(11a)から第2の活性領域(11b)に延在して該第2の活性領域(11b)と接続する第1のゲート電極(12a)と、前記第2のドライバトランジスタ(T4)のゲート部で前記第2の活性領域(11b)と絶縁膜を介して交差し、前記第2の活性領域(11b)から第1の活性領域(11a)に延在して該第1の活性領域(11a)と接続する第2のゲート電極(12b)とを含むメモリセルを有する半導体記憶装置。

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