特許

J-GLOBAL ID：200903099024400028

半導体装置およびその製造方法

発明者： 瀬戸 俊祐 ,  後藤 康正 ,  川久 慶人
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-035142
公開番号（公開出願番号）：特開平7-245407
出願日： 1994年03月07日
公開日（公表日）： 1995年09月19日
要約：

【要約】【目的】スル-プットが高く、移動度が大きく、しきい電圧、リ-ク電流が小さい、相補構造の半導体装置を提供することを目的とする。【構成】 この半導体装置はnチャネルトランジスタ10とpチャネルトランジスタ11の部分からなる。基板1の上に2つのゲート電極2、酸化シリコン膜3、窒化シリコン膜4が順次積層され、窒化シリコン膜4上のゲート電極2と対応する位置にチャネル領域51 、52 、チャネル保護膜6が積層され、チャネル領域51 、52 と隣接する部分にソース・ドレイン領域71 、72 が設けられている。またnチャネルトランジスタ10のチャネル保護膜6の厚さがpチャネルトランジスタ11のチャネル保護膜6の厚さよりも薄くなっている。

請求項（抜粋）：

絶縁性基板と、この絶縁性基板上に形成された第1のゲ-ト電極と、前記第1のゲ-ト電極上に形成されたゲ-ト絶縁膜と、前記ゲ-ト絶縁膜上の前記第1のゲ-ト電極に対応する位置に形成され多結晶半導体からなる第1導電型のチャネル領域と、前記ゲ-ト絶縁膜上の前記第1導電型のチャネル領域に隣接し対向して形成され多結晶半導体からなる第2導電型のソ-ス領域およびドレイン領域と、前記第1導電型のチャネル領域上に形成された第1のチャネル保護膜とを有する第1の薄膜トランジスタと、前記絶縁性基板上の前記第1のゲ-ト電極とは異なる位置に形成された第2のゲ-ト電極と、前記前記第2のゲ-ト電極上に形成されたゲ-ト絶縁膜と、前記ゲ-ト絶縁膜上の前記第2のゲ-ト電極に対応する位置に形成され多結晶半導体からなる第2導電型のチャネル領域と、前記ゲ-ト絶縁膜上の前記第2導電型のチャネル領域に隣接し対向する位置に形成され多結晶半導体からなる第1導電型のソ-ス領域およびドレイン領域と、前記第2導電型のチャネル領域上に形成され前記第1のチャネル保護膜よりも厚さの薄い第2のチャネル保護膜とを有する第2の薄膜トランジスタとを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (2件)：

H01L 29/78 311 C ,  H01L 27/08 321 C