特許

J-GLOBAL ID：200903099025543221

絶縁ゲート型半導体装置及びその製造方法

発明者： 谷口 敏光 ,  五嶋 一智
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2003-023947
公開番号（公開出願番号）：特開2004-235527
出願日： 2003年01月31日
公開日（公表日）： 2004年08月19日
要約：

【課題】高耐圧トランジスタを形成する際のエッチングダメージを、別工程による保護膜を形成することなく回避する。【解決手段】高耐圧トランジスタを形成する領域に、ゲート酸化膜4Aを介して基板1内にP-型ドレイン層5を形成し、当該ゲート酸化膜4A上にゲート電極として機能を有するゲート電極6A、ダミーゲート電極6Bを同時に形成する。その後、表面全面にCVD酸化膜9を形成して、このCVD酸化膜9を異方性エッチングして、ゲート電極6A、ダミーゲート電極6Bの片側にサイドウォールスペーサ12を形成する。ゲート電極6Aとダミーゲート電極6Bとの間のギャップには、当該サイドウォールスペーサ12と同質のサイドウォールスペーサ12Aが完全に充填される。【選択図】 図8

請求項（抜粋）：

半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記半導体基板に形成された低濃度のドレイン層と、 前記低濃度のドレイン層内に形成された高濃度のドレイン層と、 前記ゲート絶縁膜上に形成されたゲート電極及びこのゲート電極に隣接して形成されたダミーゲート電極と、 前記ゲート電極及びダミーゲート電極の側壁に形成されたサイドウォールスペーサと、を備え、前記ダミーゲート電極を前記低濃度のドレイン層上に形成したことを特徴とする絶縁ゲート型半導体装置。

IPC (3件)：

H01L29/78 ,  H01L21/8234 ,  H01L27/088

FI (4件)：

H01L29/78 301G ,  H01L29/78 301D ,  H01L27/08 102C ,  H01L27/08 102B

Fターム (42件)：

5F048AA05 ,  5F048AA07 ,  5F048AA09 ,  5F048AC01 ,  5F048AC03 ,  5F048AC06 ,  5F048BA01 ,  5F048BB02 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB12 ,  5F048BB16 ,  5F048BC03 ,  5F048BC06 ,  5F048BC07 ,  5F048BC18 ,  5F048BE03 ,  5F048BF16 ,  5F048BG12 ,  5F048DA25 ,  5F140AA25 ,  5F140AA40 ,  5F140AB03 ,  5F140AC21 ,  5F140BA01 ,  5F140BB13 ,  5F140BC06 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF51 ,  5F140BG08 ,  5F140BG12 ,  5F140BG52 ,  5F140BG53 ,  5F140BH05 ,  5F140BH13 ,  5F140BH18 ,  5F140BH30 ,  5F140CB01