特許
J-GLOBAL ID：200903099041460646
CMOSパルス遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
川口 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211314
公開番号（公開出願番号）：特開平6-061808
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：
【要約】 (修正有)【目的】 パルスの立上り時間と立下り時間をそれぞれ独立に制御することによって、正確な遅延時間を得る。【構成】 インバータ1のP型MOSトランジスタ3、N型MOSトランジスタ6は、入力端子Iから入力する入力信号によりオン、オフするスイッチ機能を、P型MOSトランジスタ4、N型MOSトランジスタ7は、電圧制御可変抵抗機能を、P型MOSトランジスタ5、N型MOSトランジスタ8は定抵抗としての機能を持つ。入力信号がローからハイへ変化する時、インバータ1のオン抵抗は制御端子Bに印加する制御電圧に基づいて変化し、立上り遅延量を制御できる。入力信号がハイからローに変化する時、インバータ1のオン抵抗は、制御端子Aに印加する制御電圧に基づいて変化し、立下り遅延量を制御できる。また遅延回路を複数個縦列に用い、入力クロック信号1周期遅延した信号を得て、位相誤差を検出し、制御電圧を増減させる。
請求項（抜粋）：
パルス信号を入力して所定の期間だけ遅延した遅延出力を得るCMOSパルス遅延回路であって、遅延を発生するインバータの2つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したことを特徴とするCMOSパルス遅延回路。
引用特許：
前のページに戻る
